近年來，隨著超短波通信電臺向?qū)掝l段、高跳速、多業(yè)務(wù)、多功能的方向發(fā)展，作為電臺重要組成部分的頻率合成器，承擔著為電臺提供所需本振信號和各種時鐘的關(guān)鍵作用，其帶寬、相位噪聲、轉(zhuǎn)換時間等指標直接影響電臺的通信性能。

　　超短波電臺跳速的提高，要求頻率合成器轉(zhuǎn)換時間縮短，以減小信道轉(zhuǎn)換過程的開銷，有利于提高數(shù)傳速率。而目前超短波電臺應(yīng)用趨勢是：多部超短波電臺和短波電臺裝于同一輛車中。為減小電臺之間的相互干擾，頻率合成器的相位噪聲指標要求也越來越高，因為通過降低合成器相位噪聲，比使用大功率共址濾波器成本低得多。因此，超短波電臺頻率合成器的發(fā)展趨勢是提高相位噪聲和鎖定時間指標。

　　1 總體設(shè)計方案

　　在傳統(tǒng)的單一鎖相頻率合成器中，由于鎖相倍頻在鑒相頻率放大的同時，也將噪聲同樣放大，其相噪惡化程度為20logN，其中N為分頻比。因此其頻率分辨率越高，則參考頻率越低，環(huán)路進入鎖定的暫態(tài)時間就越長，相位噪聲也就越大。所以，傳統(tǒng)的單環(huán)PLL頻率合成器無法實現(xiàn)較高的頻率分辨率。而DDS具有相位噪聲低、頻率分辨率高、頻率轉(zhuǎn)換時間快等優(yōu)點，將DDS與PLL結(jié)合是實現(xiàn)高換頻速度、低相位噪聲特性的高分辨率頻率合成器的有效途徑。

　　頻率合成器的輸出頻率為

?

　　式中，N為DDS總的頻率字長;K為所選的頻率字;fr為參考頻率。

　　這種方案的頻率分辨率為

?

　　由此可見，DDS與PLL結(jié)合的設(shè)計方案頻率分辨率遠優(yōu)于PLL，而輸出頻率較DDS則增加了M倍。較之單一的PLL或DDS有較好的性能。因此目前超短波頻率合成器多采用DDS與PLL結(jié)合的設(shè)計方案，雖然目前開發(fā)出很多帶小數(shù)分頻的鎖相環(huán)電路，但在方案設(shè)計上沒有DDS方便。

　　盡管采用DDS后可以大幅提高鑒相頻率，縮短鎖定時間，但對于幾十μs的指標要求，還必須采用其他的輔助加速鎖定措施，常用的有頻率預(yù)置法和變環(huán)路帶寬法。

　　頻率合成器的頻率轉(zhuǎn)換過程，分為頻率捕獲和相位跟蹤兩個階段。頻率捕獲時間和初始頻差有關(guān)，相位跟蹤時間則由環(huán)路參數(shù)決定。一般情況下，頻率捕獲時間遠大于相位跟蹤時間。預(yù)置方法就是采用外部指令信號控制產(chǎn)生一個粗調(diào)電壓，使VCO粗調(diào)到所需頻率附近，從而縮短頻率鎖定時間。粗調(diào)電壓的數(shù)據(jù)越精確，在跳頻模式時就可以保證環(huán)路電壓越穩(wěn)定，有利于縮短環(huán)路的鎖定時間。

　　環(huán)路帶寬越寬，則跳頻速率越快，但因此會帶來參考雜散和相位噪聲變差等問題。所以一般情況下，不采取單獨增加環(huán)路帶寬的方法來縮短鎖定時間，而通過動態(tài)地改變決定環(huán)路帶寬的相關(guān)參數(shù)來達到降低跳頻時間的目的，即變環(huán)路帶寬法。

　　介紹一種低噪聲快速轉(zhuǎn)換頻率合成器的設(shè)計原理和試驗結(jié)果，采用DDS與PLL結(jié)合的設(shè)計方案，同時采用頻率預(yù)置和變環(huán)路帶寬等多種輔助措施，使頻率合成器的轉(zhuǎn)換時間達到80μs，同時保證了良好的相位噪聲指標，適合超短波電臺應(yīng)用。圖1為頻率合成器原理框圖，采用DDS+PLL組合的方法來實現(xiàn)頻率合成。

　　高穩(wěn)定度溫補振蕩器輸入到DDS產(chǎn)生一個高穩(wěn)定的頻率fDDS經(jīng)鎖相環(huán)電路R次分頻后得到鎖相環(huán)路的參考鑒相頻率fd。壓控振蕩器的輸出經(jīng)N次分頻后得到的fN，與fd在鑒相器中進行相位比較后產(chǎn)生一個直流控制電壓，送入環(huán)路濾波器，得到VCO控制電壓。環(huán)路鎖定時，壓控振蕩器輸出頻率fo=Nfd=NfDDS/R。改變DDS輸出頻率fd，就可以改變輸出頻率。

　　采用AD公司的低功耗芯片AD9951。AD9951最高工作時鐘為400 MHz，采用了先進的CMOS技術(shù)。它結(jié)合一個片內(nèi)高速、高性能DAC和比較器構(gòu)成一個完全數(shù)字控制可編程頻率合成器，并具有時鐘產(chǎn)生功能。系統(tǒng)內(nèi)部采用32 bit相位累加器，在數(shù)據(jù)進入正弦查找表之間被截短成19 bit，最后由內(nèi)部集成的14 bitDAC產(chǎn)生模擬信號輸出。采用5 bit字去控制相位，允許輸出相位以180°、90°、45°、22.5°、11.25°及其任意組合的增量改變。內(nèi)部高速比較器能接受DAC輸出，以產(chǎn)生一個低抖動的方波，這樣使AD9951用作時鐘發(fā)生器時變得非常方便。通過外部的一個可調(diào)電阻，輸出電流的幅度可調(diào)節(jié)成10～20 mA，輸出電壓可達+1 V。同時，AD9951采用48腳表面封裝形式封裝，支持SPI兼容串口的操作，所有寄存器可以通過并行I/O口寫入，也可以通過串口寫入，如定頻、捷變跳頻等，滿足了不同設(shè)計的要求。頻率調(diào)諧、相位調(diào)節(jié)字可以以串行方式送入芯片內(nèi)部。采用串行輸入方式時只需4根控制接口線，即復(fù)位線、頻率更新線、時鐘線和數(shù)據(jù)線。

　　PLL芯片采用具有快速鎖定和小數(shù)-N分頻功能的ADF4193。ADF4193的輸出相位具有數(shù)字可編程功能，在工作頻率為2 GHz時，輸出信號相位誤差為0.5°rms，相位噪聲系數(shù)基底為-216 dBc/Hz，具有3線串行接口，同時片內(nèi)具有低噪聲差動放大器。內(nèi)部包括一個低噪聲的數(shù)字鑒頻鑒相器PFD和一個精確的差動充電泵。差動放大器將差動充電泵輸出轉(zhuǎn)換成一個單端電壓輸出，提供給外部的壓控振蕩器VCO。基于∑-△的小數(shù)分頻器允許可編程的小數(shù)-N分頻和4位參考計數(shù)器R。ADF4193小數(shù)-N鎖相環(huán)與外部的環(huán)路濾波器和壓控振蕩器可以實現(xiàn)一個完整的鎖相環(huán)路。

　　利用ADIsimPLL軟件對方案進行了仿真驗證，圖2為不加預(yù)置措施時從最低端跳到最高端的轉(zhuǎn)換圖，圖3為未加變帶寬措施時窄帶頻率轉(zhuǎn)換圖。圖4為加變帶寬措施時窄帶頻率轉(zhuǎn)換圖。可以看出不加預(yù)置措施時窄帶轉(zhuǎn)換很快，但寬帶轉(zhuǎn)換較慢，變帶寬明顯加速鎖定。

　　2 試驗結(jié)果

　　主要技術(shù)指標：頻率范圍190～248 MHz;頻率間隔25 kHz;輸出幅度≥5 dBm(50 Ω負載);相位噪聲-100 dBc/Hz@1kHz;-165 dBc/ Hz@3MHz; 頻率切換時間≤80μs。

　　圖5為使用信號源測試儀5052B測量的頻率轉(zhuǎn)換測試圖，可以看出轉(zhuǎn)換時間達到了80μs的技術(shù)要求，圖6為相位噪聲測試圖，測試為200 MHz的頻譜，可以看出，雜散點較少，雜散電平很低。相位噪聲很低，達到了設(shè)計要求。

　　3 結(jié)束語

　　采用DDS和PLL組合方案，用頻率預(yù)置和變環(huán)路帶寬等加速措施，通過仿真優(yōu)化線路參數(shù)，兼顧了鎖定時間和相位噪聲指標，試驗結(jié)果表明，該合成器具有良好的相位噪聲和很短的鎖定時間，適合在超短波電臺中應(yīng)用。