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SN65LVDS94 LVDS serdes(串行器/解串器)接收器包含4個(gè)串行輸入7位并行移位寄存器,7×?xí)r鐘合成器和5個(gè)單個(gè)集成電路中的低壓差分信號(hào)(LVDS)線(xiàn)路接收器。這些功能允許從兼容的發(fā)送器(例如SN65LVDS93和SN65LVDS95)接收同步數(shù)據(jù),通過(guò)五個(gè)平衡對(duì)導(dǎo)線(xiàn),并以較低的傳輸速率擴(kuò)展到28位單端LVTTL同步數(shù)據(jù)。
接收時(shí),接收高速LVDS數(shù)據(jù)并以L(fǎng)VDS輸入時(shí)鐘(CLKIN)的七倍速率加載到寄存器中。然后以CLKIN速率將數(shù)據(jù)卸載到28位寬的LVTTL并行總線(xiàn)。鎖相環(huán)時(shí)鐘合成器電路為內(nèi)部時(shí)鐘產(chǎn)生7×?xí)r鐘,為擴(kuò)展數(shù)據(jù)產(chǎn)生輸出時(shí)鐘。 SN65LVDS94在輸出時(shí)鐘(CLKOUT)的上升沿提供有效數(shù)據(jù)。
SN65LVDS94僅需要五個(gè)線(xiàn)路終端電阻用于差分輸入,很少或不需要控制。數(shù)據(jù)總線(xiàn)在發(fā)送器的輸入端和接收器的輸出端看起來(lái)相同,數(shù)據(jù)傳輸對(duì)用戶(hù)是透明的。唯一的用戶(hù)干預(yù)是可以使用關(guān)斷/清除(SHTDN \)低電平有效輸入來(lái)禁止時(shí)鐘并關(guān)閉LVDS接收器以降低功耗。該信號(hào)的低電平將所有內(nèi)部寄存器清零至低電平。
SN65LVDS94的特點(diǎn)是在-40°C至85°C的環(huán)境空氣溫度下工作。
| ? |
|---|
| Protocols |
| Function |
| Parallel Bus Width (bits) |
| Compression Ratio |
| ESD (kV) |
| Input Compatibility |
| Output Compatibility |
| Supply Voltage(s) (V) |
| Data Throughput (Mbps) |
| Rating |
| Operating Temperature Range (C) |
| Package Group |
| Package Size: mm2:W x L (PKG) |
| Pin/Package |
| ? |
| SN65LVDS94 |
|---|
| Channel-Link I ? ? |
| Deserializer ? ? |
| 28 ? ? |
| 28 to 4 ? ? |
| 4 ? ? |
| LVDS ? ? |
| LVTTL ? ? |
| 3.3 ? ? |
| 1904 ? ? |
| Catalog ? ? |
| -40 to 85 ? ? |
| TSSOP ? ? |
| 56TSSOP: 113 mm2: 8.1 x 14(TSSOP) ? ? |
| 56TSSOP ? ? |