（文章來源：和訊網(wǎng)）

與其他計(jì)算載體如CPU與GPU相比，FPGA具有高性能、低能耗以及可硬件編程的特點(diǎn)。圖1介紹了FPGA的硬件架構(gòu)，每個(gè)FPGA主要由叁個(gè)部分組成：輸入輸出邏輯，主要用于FPGA與外部其他部件，比如傳感器的通信；計(jì)算邏輯部件，主要用于建造計(jì)算模塊；以及可編程連接網(wǎng)絡(luò)，主要用于連接不同的計(jì)算邏輯部件去組成一個(gè)計(jì)算器。

在編程時(shí)，我們可以把計(jì)算邏輯映射到硬件上，通過調(diào)整網(wǎng)絡(luò)連接把不同的邏輯部件連通在一起去完成一個(gè)計(jì)算任務(wù)。比如要完成一個(gè)圖像特征提取的任務(wù)，我們會(huì)連接FPGA的輸入邏輯與照相機(jī)的輸出邏輯，讓圖片可以進(jìn)入FPGA。然后，連接FPGA的輸入邏輯與多個(gè)計(jì)算邏輯部件，讓這些計(jì)算邏輯部件并行提取每個(gè)圖片區(qū)域的特征點(diǎn)。最后，我們可以連接計(jì)算邏輯部件與FPGA的輸出邏輯，把特征點(diǎn)匯總后輸出。由此可見，F(xiàn)PGA通常把算法的數(shù)據(jù)流以及執(zhí)行指令寫死在硬件邏輯中，從而避免了CPU的Instruction Fetch與Instruction Decode 工作。

雖然FPGA的頻率一般比CPU低，但是可以用FPGA實(shí)現(xiàn)并行度很大的硬件計(jì)算器。比如一般CPU每次只能處理4到8個(gè)指令，在FPGA上使用數(shù)據(jù)并行的方法可以每次處理256個(gè)或者更多的指令，讓FPGA可以處理比CPU多很多的數(shù)據(jù)量。另外，如上所述，在FPGA中一般不需要Instruction Fetch與Instruction Decode， 減少了這些流水線工序后也節(jié)省了不少計(jì)算時(shí)間。

為了讓讀者對FPGA加速有更好的了解，我們總結(jié)了微軟研究院2010年對BLAS算法的FPGA加速研究。BLAS是矩陣運(yùn)算的底層庫，被廣泛運(yùn)用到高性能計(jì)算、機(jī)器學(xué)習(xí)等領(lǐng)域。在這個(gè)研究中，微軟的研究人員分析了CPU、GPU以及FPGA對BLAS的加速以及能耗。圖2對比了FPGA以及CPU、GPU執(zhí)行GaxPy算法每次迭代的時(shí)間，相對于CPU，GPU與FPGA都達(dá)到了60%的加速。圖中顯示的是小矩陣運(yùn)算，隨著矩陣的增大，GPU與FPGA相對與CPU的加速比會(huì)越來越明顯。

FPGA相對于CPU與GPU有明顯的能耗優(yōu)勢，主要有兩個(gè)塬因。首先，在FPGA中沒有Instruction Fetch與Instruction Decode，在Intel的CPU里面，由于使用的是CISC架構(gòu)，僅僅Decoder就占整個(gè)芯片能耗的50%；在GPU里面，F(xiàn)etch與Decode也消耗了10%～20%的能源。其次，F(xiàn)PGA的主頻比CPU與GPU低很多，通常CPU與GPU都在1GHz到3GHz之間，而FPGA的主頻一般在500MHz以下。如此大的頻率差使得FPGA消耗的能源遠(yuǎn)低于CPU與GPU。