復(fù)位信號設(shè)計的原則是盡量不包含不需要的復(fù)位信號，如果需要，考慮使用局部復(fù)位和同步復(fù)位。

復(fù)位信號根據(jù)是否同步，高電平還是低電平使能，復(fù)位后的信號為高電平還是低電平可以有多種組合：

異步低電平復(fù)位

異步低電平置位

異步高電平復(fù)位

。。。

每種情況會被綜合出不同的硬件電路，而在Xilinx內(nèi)部則有4種寄存器可用于實現(xiàn)

FDCE

FDPE

FDRE

FDSE

FD即寄存器，E則是帶時鐘使能，而

C - clear　　異步清零

P - preset　　異步置位

R - reset　　同步復(fù)位

S - set　　同步置位

以上4中寄存器都是高電平使能，所以在使用Xilinx時要做高電平復(fù)位

Xilinx推薦少使用復(fù)位并在必要時使用同步復(fù)位，考慮通常使用復(fù)位信號來給寄存器賦初值的情況，GSR可以解決這個問題，GSR會在上電初始化時初始化內(nèi)部所有有記憶功能的單元，除FDPE和FDSE會將寄存器初始化為高電平外，Xilinx FPGA會將內(nèi)部其他單元初始化為0

基于以上的了解，F(xiàn)DRE應(yīng)該是最佳的復(fù)位方案，但在驗證我的想法時，我發(fā)現(xiàn)預(yù)期之外的結(jié)果，比如一下的同步高電平復(fù)位代碼
?

module test(
    input             clk            ,
    input            clr            ,
    input            din            ,
    output reg        sync_high_set
    );
        
    reg    rst    ;
    
    always @(posedge clk)
        rst <= clr;

    // synchronous reset
    always @(posedge clk) begin
        if(rst)
            sync_high_set <= 0;
        else
            sync_high_set <= din;
    end
    
endmodule

綜合出來確實如下的電路

雖然邏輯結(jié)果時一樣，但這正好與我們的初衷相反，即我們本來是像優(yōu)化電路，它卻使用了更多的不必要的邏輯資源，有兩種方法可以達到我們要的效果，

將綜合設(shè)置里的參數(shù) -control_set_opt_threshold 設(shè)置為0

在代碼中添加 (* direct_reset = "yes" *)