通用異步收發(fā)器（Universal Asynchronous Receiver／Transmitter，UART）可以和各種標(biāo)準(zhǔn)串行接口，如RS232和RS485等進(jìn)行全雙工異步通信，具有傳輸距離遠(yuǎn)、成本低、可靠性高等優(yōu)點(diǎn)。一般UART由專用芯片來(lái)實(shí)現(xiàn)，但專用芯片引腳都較多，內(nèi)含許多輔助功能，在實(shí)際使用時(shí)往往只需要用到UART的基本功能，使用專用芯片會(huì)造成資源浪費(fèi)和成本提高。當(dāng)我們不需要用到完整的的UART功能和一些輔助功能時(shí)，就可以將需要的UART功能集成用FPGA來(lái)實(shí)現(xiàn)，然而，F(xiàn)PGA內(nèi)部并不擁有CPU控制單元，無(wú)法處理由UART控制器產(chǎn)生的中斷，所以FPGA不能利用現(xiàn)成的UART控制器構(gòu)成異步串行接口，必須將UART控制器的功能集成到FPGA內(nèi)部。從而可以大大的減少了體積、簡(jiǎn)化了電路，也提高了系統(tǒng)的靈活性。

1、 UART的工作原理

UART是一種串行數(shù)據(jù)總線，用于異步通信，并且雙向通信，可實(shí)現(xiàn)全雙工發(fā)送和接收?；镜腢ART只需要兩條信號(hào)線（TXD、RXD）和一條地線就可以完成數(shù)據(jù)的互相通信，接收和發(fā)送互不干擾，這樣就大大節(jié)省了傳輸費(fèi)用。由于UART是異步通信，所以需要對(duì)數(shù)據(jù)進(jìn)行同步。UA RT發(fā)送／接收數(shù)據(jù)的傳輸格式如圖1所示，一個(gè)字符單位由開(kāi)始位、數(shù)據(jù)位、校驗(yàn)位、停止位組成（其中校驗(yàn)位可供選）。

發(fā)送或接收一個(gè)完整的字節(jié)信息，首先是一個(gè)作為起始位的邏輯“0”位，接著是8個(gè)數(shù)據(jù)位。然后是停止位邏輯“1”位，數(shù)據(jù)線空閑時(shí)為高或“1”狀態(tài)。在字符的8位數(shù)據(jù)部分，先發(fā)送數(shù)據(jù)的最低位，最后發(fā)送最高位。每位持續(xù)時(shí)間是固定的，由發(fā)送器本地時(shí)鐘控制，每秒發(fā)送的數(shù)據(jù)位個(gè)數(shù)，即為“波特率”。起始位和停止位起著很重要的作用。顯然，它們標(biāo)志每個(gè)字符的開(kāi)始和結(jié)束，但更重要的是他們使接收器能把他的局部時(shí)鐘與每個(gè)新開(kāi)始接收的字符再同步。異步通信沒(méi)有可參照的時(shí)鐘信號(hào)，發(fā)送器隨時(shí)都可能發(fā)送數(shù)據(jù)，任何時(shí)刻串行數(shù)據(jù)到來(lái)時(shí)，接收器必須準(zhǔn)確地發(fā)現(xiàn)起始位下降沿的出現(xiàn)時(shí)間，從而正確地采樣緊接著的10或者11位（包括開(kāi)始位、數(shù)據(jù)位和停止位），接收器的時(shí)鐘和發(fā)送器的時(shí)鐘不是同一個(gè)，因此，接收器所確定的采樣點(diǎn)的間隔和發(fā)送器所確定的位間隔時(shí)間不同，這點(diǎn)要特別注意。

2、 UART功能設(shè)計(jì)

異步通信的一幀傳輸經(jīng)歷以下步驟：1）空閑狀態(tài)。發(fā)送方連續(xù)發(fā)送信號(hào)，處于信息“1”狀態(tài)。2）開(kāi)始傳輸。發(fā)送方在任何時(shí)刻將傳號(hào)變成空號(hào)，即“1”跳變到“0”，并持續(xù)1位時(shí)間表明發(fā)送方開(kāi)始傳輸數(shù)據(jù)。而同時(shí)，接收方收到空號(hào)后，開(kāi)始與發(fā)送方同步，并期望收到隨后的數(shù)據(jù)。3）奇偶傳輸。數(shù)據(jù)傳輸之后是可供選擇的奇偶位發(fā)送或接收。4）停止傳輸。最后是發(fā)送或接收的停止位，其狀態(tài)恒為“1”。

設(shè)計(jì)的基本原則是保留最主要的功能，基于FPGA的UART系統(tǒng)由波特率時(shí)鐘發(fā)生器、接收器和發(fā)送器3個(gè)子模塊組成，如圖2所示。

2．1 波特率發(fā)生器設(shè)計(jì)

波特率發(fā)生器實(shí)質(zhì)是設(shè)計(jì)一個(gè)分頻器，用于產(chǎn)生和RS232通信同步的時(shí)鐘。在系統(tǒng)中用一個(gè)計(jì)數(shù)器來(lái)完成這個(gè)功能，分頻系數(shù)N決定了波特率的數(shù)值。該計(jì)數(shù)器一般工作在一個(gè)頻率較高的系統(tǒng)時(shí)鐘下，當(dāng)計(jì)數(shù)到N／2時(shí)將輸出置為高電平，再計(jì)數(shù)到N／2的數(shù)值后將輸出置為低電平，如此反復(fù)即可得到占空比50％的波特率時(shí)鐘，具體的波特率依賴于所使用的系統(tǒng)時(shí)鐘頻率和Ⅳ的大小。如系統(tǒng)時(shí)鐘頻率是6．4 MHz，要求波特率是9 600，則16倍波特率時(shí)鐘的周期約等于42個(gè)系統(tǒng)時(shí)鐘周期，則計(jì)數(shù)器取42／2=21時(shí)，當(dāng)計(jì)數(shù)溢出時(shí)輸出電平取反就可以得到16倍約定波特率的時(shí)鐘。

使用VHDL來(lái)描述波特率發(fā)生器的完整代碼如下：

2．2 發(fā)送器設(shè)計(jì)

UART發(fā)送器的設(shè)計(jì)較容易，只要每隔一個(gè)發(fā)送周期按照數(shù)據(jù)幀格式及要求的速率輸出數(shù)據(jù)即可。沒(méi)有數(shù)據(jù)要發(fā)送時(shí)，發(fā)送數(shù)據(jù)寄存器為空，發(fā)送器處于空閑狀態(tài)；當(dāng)檢測(cè)到發(fā)送數(shù)據(jù)寄存器滿信號(hào)后，發(fā)送器及發(fā)送起始位，同時(shí)8個(gè)數(shù)據(jù)位被并行裝入發(fā)送移位寄存器，停止位緊接著數(shù)據(jù)位指示一幀數(shù)據(jù)結(jié)束。只有發(fā)送數(shù)據(jù)寄存器為空時(shí)，RAM中的待發(fā)數(shù)據(jù)才能被裝入。程序中使用計(jì)數(shù)器要保證各位周期定時(shí)正確。

2．3 接收器設(shè)計(jì)

接收器的工作過(guò)程如下，串行數(shù)據(jù)幀和接收時(shí)鐘是異步的，發(fā)送來(lái)的數(shù)據(jù)由邏輯1變?yōu)檫壿?可以視為一個(gè)數(shù)據(jù)幀的開(kāi)始。接收器先要捕捉起始位，然而，通信線上的噪音也極有可能使傳號(hào)“1”跳變到空號(hào)“0”。所以接收器以16倍的波特率對(duì)這種跳變進(jìn)行檢測(cè)，確定rxd輸入由1到0，邏輯0要8個(gè)bclkr（16倍的波特率時(shí)鐘）周期，才是正常的起始位，而不是噪音引起的，其中若有一次采樣得到的為高電平則認(rèn)為起始信號(hào)無(wú)效，返回初始狀態(tài)重新等待起始信號(hào)的到來(lái)。

采到正確的起始位后，就開(kāi)始接收數(shù)據(jù)，最可靠的接收應(yīng)該是接收時(shí)鐘的出現(xiàn)時(shí)刻正好對(duì)著數(shù)據(jù)位的中央。由于在起始位檢測(cè)時(shí)，已使時(shí)鐘對(duì)準(zhǔn)了位中央，用16倍波特率的時(shí)鐘作為接收時(shí)鐘，就是為了確保在位寬的中心時(shí)間對(duì)接收的位序列進(jìn)行可靠采樣，當(dāng)采樣計(jì)數(shù)器計(jì)數(shù)結(jié)束后所有數(shù)據(jù)位都已經(jīng)輸入完成。最后對(duì)停止位的高電平進(jìn)行檢測(cè)，若正確檢測(cè)到高電平，說(shuō)明本幀的各位正確接收完畢，否則出錯(cuò)。最

后將正確的數(shù)據(jù)轉(zhuǎn)存到數(shù)據(jù)寄存器中，輸出數(shù)據(jù)。還要輸出一個(gè)數(shù)據(jù)接收標(biāo)志信號(hào)標(biāo)志數(shù)據(jù)接收完。

利用有限狀態(tài)機(jī)實(shí)現(xiàn)，完整代碼如下：

3、 仿真

本設(shè)計(jì)在Altera Cyclone系列的EP1C3T100I7芯片上進(jìn)行了驗(yàn)證，對(duì)發(fā)送模塊和接收模塊的仿真結(jié)果分別如圖3、圖4所示。發(fā)送的數(shù)據(jù)能嚴(yán)格按照串行通信協(xié)議進(jìn)行傳輸；接收的數(shù)據(jù)也完全正確。仿真無(wú)誤后，使用QuarhusⅡ軟件將編譯好的．pof格式文件載到配置芯片EPCS1中。結(jié)果通信數(shù)據(jù)完全正確，電路工作穩(wěn)定、可靠。

用FPGA設(shè)計(jì)UART，可以用片上很少的邏輯單元實(shí)現(xiàn)UART的基本功能。與傳統(tǒng)設(shè)計(jì)相比，能有效減少系統(tǒng)的PCB面積，降低系統(tǒng)的功耗，提高設(shè)計(jì)的穩(wěn)定性和可靠性，充分利用FPGA的剩余資源。并可方便地進(jìn)行系統(tǒng)升級(jí)和移植。

4 、結(jié)論

該設(shè)計(jì)具有很大的靈活性，通過(guò)調(diào)整波特率發(fā)生器的分頻參數(shù)，就可以使其工作在不同的頻率。采用16倍波特率的采樣時(shí)鐘，可以實(shí)時(shí)有效監(jiān)測(cè)數(shù)據(jù)的起始位，并對(duì)數(shù)據(jù)位進(jìn)行中央采樣，從而保證了所采樣數(shù)據(jù)的正確性。該模塊可以作為一個(gè)完整的IP核，靈活地移植進(jìn)各種型號(hào)FPGA中，在實(shí)際應(yīng)用時(shí)也可嵌入到其他系統(tǒng)中，有很好的借鑒和參考價(jià)值。

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