1、引言

自1971年，美國學者J.Tierney等人撰寫的“A Digital Frequency Synthesizer”-文首次提出了以全數(shù)字技術(shù)實現(xiàn)數(shù)字頻率合成以來，構(gòu)成DDS元器件的速度的限制和數(shù)字化引起的噪聲這兩個主要缺點阻礙了DDS的發(fā)展與實際應(yīng)用。近幾年超高速數(shù)字電路的發(fā)展尤其是大規(guī)模超高速的FPGA技術(shù)的日漸成熟，以及對DDS的深入研究，DDS的最高工作頻率以及噪聲性能已接近并達到鎖相頻率合成器相當?shù)乃?。它具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在頻率改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。因此，在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計中，尤其在通信領(lǐng)域，直接數(shù)字頻率合成器的應(yīng)用越來越廣泛。而實現(xiàn)直接數(shù)字頻率合成器的方案也較多，目前，用得最多的有三種技術(shù)方案，一種是采用高性能DDS單片電路的解決方案；二是采用低頻正弦波DDS單片電路的解決方案；三是自行設(shè)計的基于FPGA芯片的解決方案。雖然有的專用DDS芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。而利用FPGA則可以根據(jù)需要方便地實現(xiàn)各種比較復雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實用性，但因為編制VHDL源程序較為復雜，因此也得不到很好的應(yīng)用。本文利用Matlab/DSP Builder建模，然后很方便地在FPGA中實現(xiàn)DDS信號發(fā)生器的設(shè)計，避免了編制VHDL語言源程序的復雜性，使設(shè)計制作一個需要的DDS信號發(fā)生器變得非常簡單和快捷。

2、DDS的基本原理

一個頻譜純凈的單頻信號可表示為這種單頻信號的主要特征是相位是時間的線性函數(shù)，且相位函數(shù)對時間的導數(shù)是一個常數(shù)。相位函數(shù)是一條直線，它的斜率就是信號的頻率。如果對上式的信號進行采樣，采樣周期為Tclk，則可以得到離散的波形序列為：

相應(yīng)的離散相位序列的連續(xù)兩次采樣之間的增量為 ，若采樣值在采樣間隔內(nèi)保持，則波形和相位變成了階段梯形。根據(jù)采樣定理，可以通過查表法產(chǎn)生波形，即設(shè)計一控制電路，使之按照一定的地址關(guān)系從存儲器當中讀取數(shù)據(jù)，進行數(shù)模轉(zhuǎn)換，就可以得到一定頻率的輸出波形。其基本的電路框圖可用圖1來表示。

相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖fs，加法器將頻率控制字k與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字k相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲器（ROM）的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值（二進制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到D／A轉(zhuǎn)換器，D／A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。

3、DDS在MATLAB/DSP Bulider中的模型建立及在FGPA中實現(xiàn)

3.1 在MATLAB/DSP Bulider建模

根據(jù)DDS的工作原理，可以利用MATLAB建立DDS基本原理圖的模型如圖2所示，其中正弦查找表的Matlab Array一項填寫“ ”，即在讓SignalCompiler在編譯過程中，自動產(chǎn)生1024個正弦波數(shù)據(jù)，此波形數(shù)據(jù)存放在DSP Bulider模型文件夾的一個擴展名為.mif文件里。分別設(shè)置頻率控制字和相位控制字為100和200后，進行仿真，打開SCOPE觀察其波形，發(fā)現(xiàn)其頻率能夠受頻率控制字的控制，其相位也能夠受相位控制字控制。仿真正確后，雙擊Singacompler圖標，將此模型轉(zhuǎn)換成VHDL源程序。經(jīng)過分析轉(zhuǎn)換后的VHDL程序并將其轉(zhuǎn)換為ATOM netlist，最后編譯ATOM netlist，無誤后表明建模已完成。

3.2 在Quartus II 4.0中進行編譯仿真生成FPGA下載文件

打開 Quartus II 4.0，找到DDS的Quartus II 4.0項目文件并打開。設(shè)置好目標器件，編譯后再進行一次仿真。其仿真波形如圖3所示。由此可以看出，其輸出波形即為我們需要的正弦波數(shù)據(jù)。最后鎖定好引腳，下載到目標器件，實現(xiàn)DDS模塊芯片的設(shè)計。

4、結(jié)語

由上面的設(shè)計我們可以看出采用MATLAB/DSP Bulider建模，再在Quartus II 4.0中進行編譯，最后下載到目標器件這種方法實現(xiàn)數(shù)字頻率合成方法，既避免了VHDL編程的復雜性，而且又便于修改和擴充其功能，達到需要的信號。如要改變輸出波形的的步進精度，以及如果要增加幅度控制等，則只需要在模型中作簡單的修改即可，即將頻率控制字、相位控制字的寬度改變即可。如要增加幅度控制，則只需要在模型中用一乘法器控制輸出幅度即可實現(xiàn)。因此采用此種方法，完全可以根據(jù)用戶需要定制一個DDS信號發(fā)生器，而不需要增加太多的成本。本文作者創(chuàng)新點，充分利用了嵌入到MATLAB中的DSP Bulider工具的強大功能，實現(xiàn)DDS信號發(fā)生器的建模，并給出了具體的模型。避免了復雜的VHDL程序編制，同時也充分利用了FPGA的設(shè)計的靈活性，實現(xiàn)用戶需要的DDS信號發(fā)生器設(shè)計。

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