FPGA時鐘設計方案

FPGA項目開發(fā)之時鐘規(guī)劃

當我剛開始我的FPGA設計生涯時，我對明顯更小、更不靈活的 FPGA（想想 XC4000XL / Clcyone3/4和 Spartan）和工具的非常簡單的時鐘規(guī)則之一是盡可能只使用單個時鐘。當然，這并不總是可能的，但即便如此，時鐘的數(shù)量仍然有限。

多年來，當我們轉(zhuǎn)向功能更強大的設備和工具后，我們經(jīng)常能發(fā)現(xiàn)自己的設計具有復雜的時鐘結(jié)構(gòu)，其中包括有源同步設備，如連接到處理器的 AXI 時鐘、信號鏈時鐘，并且需要處理跨時鐘域問題（在視頻應用中尤其常見）。

這意味著我們有一個復雜的時鐘環(huán)境——一個很容易出現(xiàn)時鐘錯誤的環(huán)境。這將導致時序很難收斂或更產(chǎn)生糟糕的情況，例如引入無意的時鐘域交叉錯誤，從而導致數(shù)據(jù)或控制信號跟隨損壞。

我們將從 7 系列FPGA開始我們的旅程。當我們考慮時鐘規(guī)劃時，我們需要確保使用設備內(nèi)最合適的資源并了解其內(nèi)部時鐘架構(gòu)。我們只需要簡單的確保時鐘信號連接到 IO 上適當?shù)臅r鐘引腳的日子已經(jīng)一去不復返了。

時鐘規(guī)劃有兩個方面。第一個來自設計本身的架構(gòu)。在這里，在這個架構(gòu)中，我們決定設計有多少時鐘以及它們之間的關(guān)系。理想情況下，除了盡量減少使用的時鐘數(shù)量外，我們還希望盡可能少地執(zhí)行跨時鐘域。

正是在這個時鐘規(guī)劃期間，我們可以繪制我們的初始時鐘架構(gòu)和相關(guān)的復位架構(gòu)。時鐘架構(gòu)也是我們展示時鐘域之間交互的地方，這是我們在編寫第一行 HDL 或打開 Vivado 之前應該創(chuàng)建的東西。我們可以從一個簡單的圖表開始，如下圖所示，它顯示了主要時鐘元素，然后隨著設計的發(fā)展而進一步細化這個圖。

一旦我們有了時鐘架構(gòu)，我們就可以將這些時鐘映射到目標設備的資源中。7 系列器件具有以下范圍的時鐘資源。

支持時鐘的輸入引腳（Clock capable input pins）——支持單個或多個時鐘區(qū)域

全局時鐘（Global clocks ）——能夠為整個設備提供時鐘

區(qū)域時鐘（Regional clocks）——能夠為一個區(qū)域（和相鄰區(qū)域）的時鐘提供時鐘

IO 時鐘（IO clocks）——能夠為 IO 結(jié)構(gòu)提供時鐘

時鐘管理模塊（Clock management tiles）——提供先進的時鐘結(jié)構(gòu)，例如 MMCM 和 PLL

在內(nèi)部，F(xiàn)PGA本身被分成幾個時鐘區(qū)域，其中包含 CLB、BRAM、DSP、GT、I/O 和其他功能。每個區(qū)域還包含多個時鐘資源，包括支持以下內(nèi)容的功能：

12個全局時鐘

2個跨區(qū)域時鐘（multi-region clocks ）

4個區(qū)域時鐘（regional clocks）

4 個 IO 時鐘

要訪問這些，我們使用以下幾種緩沖區(qū)類型：BUFG、BUFR、BUFIO、BUFMR。還有一個BUFH，它是水平時鐘（horizontal clock）。全局時鐘包含在垂直運行的時鐘主干中，水平時鐘為時鐘區(qū)域提供 BUFG 和 BUFH。BUFG 不必位于時鐘區(qū)域內(nèi)。

下面的圖表可視化的展示了FPGA和區(qū)域內(nèi)的時鐘資源。