隨著ASIC芯片的規(guī)模越來(lái)越大，驗(yàn)證在整個(gè)芯片研制過程的地位越來(lái)越重要。在目前的集成電路項(xiàng)目開發(fā)中，驗(yàn)證占據(jù)了2/3的時(shí)間，已經(jīng)成為開銷最大，不可或缺的重要一環(huán)。驗(yàn)證工程師也成為供不應(yīng)求，各大公司開高薪追逐的香饃饃。 曾經(jīng)，會(huì)寫verilog，能輸出激勵(lì)信號(hào)灌入DUT（待測(cè)設(shè)計(jì)）進(jìn)行仿真，就能勝任驗(yàn)證工程師工作。這在芯片達(dá)到百萬(wàn)門級(jí)，動(dòng)不動(dòng)就是一個(gè)SOC芯片的今天，已是too young too simple。 ? 那么對(duì)于立（hun）志（kou）成（fan）為（chi）驗(yàn)證工程師的童鞋們，需要掌握什么樣的基本功呢？先看一看各大招聘網(wǎng)站對(duì)驗(yàn)證工程師的招聘要求：

關(guān)鍵詞 ：

UVM（當(dāng)然OVM，VMM也是可以的）

systemverilog（高級(jí)編程語(yǔ)言是基礎(chǔ)，嗯）

協(xié)議（做一兩個(gè)項(xiàng)目就get了）

如今不懂點(diǎn)驗(yàn)證方法學(xué)，真不好意思和人說(shuō)是做驗(yàn)證的。在各種驗(yàn)證方法學(xué)中，UVM是目前最新，最普及的一種。

百度百科對(duì)UVM的釋義如下：通用驗(yàn)證方法學(xué)（Universal Verification Methodology, UVM）是一個(gè)以SystemVerilog類庫(kù)為主體的驗(yàn)證平臺(tái)開發(fā)框架，驗(yàn)證工程師可以利用其可重用組件構(gòu)建具有標(biāo)準(zhǔn)化層次結(jié)構(gòu)和接口的功能驗(yàn)證環(huán)境。

還是get關(guān)鍵詞，一是可重用組件和標(biāo)準(zhǔn)化層次結(jié)構(gòu)，二是systemverilog類庫(kù)。

我們先從第一點(diǎn)入手，什么是可重用組件和標(biāo)準(zhǔn)化層次結(jié)構(gòu)呢？鐺鐺鐺，祭出UVM bench結(jié)構(gòu)。

自上而下，首先是testbench，中間是interface，用來(lái)連接testbench和dut（design under test，待測(cè)設(shè)計(jì)），最底下是dut，也就是被測(cè)試的部分。

而在testbench中，由外而內(nèi)，最外層是test，這是驗(yàn)證平臺(tái)運(yùn)行的起點(diǎn)，嚴(yán)格意義來(lái)說(shuō)，testcase不屬于testbench，一個(gè)成熟驗(yàn)證平臺(tái)為了測(cè)試dut各種的功能點(diǎn)，會(huì)產(chǎn)生很多的testcase。

environment（圖中縮寫為env）是驗(yàn)證平臺(tái)的最頂層模塊，env被例化在testcase中，當(dāng)我們運(yùn)行一個(gè)testcase時(shí)，在build phase中會(huì)動(dòng)態(tài)構(gòu)建env這個(gè)組件，env中包含了agent和scoreboard等組件，并且完成agent和scoreboard之間通信信道的連接。

agent（圖中縮寫為agt）是代理模塊，其作用類似一個(gè)sub env，里面包含了sequencer，driver和monitor這些組件。在完成構(gòu)建這些組件之后，會(huì)連接sequencer和driver之間通信信道，monitor的通信端口連接到agent的通信端口上，以便通過agent和scoreboard等組件進(jìn)行連接。

sequencer（圖中縮寫為sqr）是產(chǎn)生激勵(lì)的組件，準(zhǔn)確地來(lái)說(shuō)，激勵(lì)是從依附于sequencer的sequence中產(chǎn)生的。對(duì)于一個(gè)sequencer而言，可以有多個(gè)sequence，不同sequence產(chǎn)生不同的激勵(lì)，如長(zhǎng)度固定的數(shù)據(jù)包，長(zhǎng)度隨機(jī)的數(shù)據(jù)包，讀命令的數(shù)據(jù)包，寫命令的數(shù)據(jù)包，帶校驗(yàn)的數(shù)據(jù)包，故意出錯(cuò)的數(shù)據(jù)包……配合testcase，不同testcase可以選取不同的sequence，運(yùn)行在sequencer這個(gè)組件中，產(chǎn)生符合測(cè)試者意圖的激勵(lì)，并通過sequencer和driver之間的信道傳輸給driver。

driver（圖中縮寫為drv）是將sequencer產(chǎn)生的激勵(lì)轉(zhuǎn)化為驅(qū)動(dòng)信號(hào)由interface驅(qū)動(dòng)到dut中的組件。sequencer和driver之間的關(guān)系就像是將軍和士兵的關(guān)系，sequencer是發(fā)號(hào)施令的將軍，driver則是具體執(zhí)行的士兵，兩者緊密配合，才能驅(qū)動(dòng)dut工作。

monitor（圖中縮寫為mon）是采集dut信號(hào)的組件，信號(hào)被采集回來(lái)進(jìn)行監(jiān)測(cè)和比對(duì)。所以monitor采集到的信號(hào)會(huì)封裝為transaction，由通信信道傳輸?shù)狡渌M件，比如被送到scoreboard中進(jìn)行比較。

sequencer，driver，monitor是agent中典型組成部分，此外agent中還可以包含config，用來(lái)存儲(chǔ)和控制agent的配置信息。agent還可以有active agent和passive agent之分，前者通常是master agent，包含向dut輸送激勵(lì)，和從dut采集輸出兩部分內(nèi)容，即包括了sequencer，driver和monitor三個(gè)組件。passive agent則是slave agent，不驅(qū)動(dòng)dut，只用來(lái)收集dut的輸出，也就是只有monitor，不包含sequencer和driver。根據(jù)不同項(xiàng)目可以選擇選用active或者passive agent。而作為驗(yàn)證工程師，更常用的做法是開發(fā)一個(gè)agent，包括了sequencer，driver和monitor這幾個(gè)部分，然后設(shè)置一個(gè)變量，決定當(dāng)前是active還是passive，如果是前者會(huì)例化sequencer，driver和monitor，如果后者則僅僅例化monitor。

scoreboard（圖中縮寫為scb）是記分板組件，用來(lái)收集dut輸出和期望值進(jìn)行比對(duì)。dut的輸出通常由monitor采用，而期望值則需要根據(jù)實(shí)際情況，比對(duì)內(nèi)容的不一樣有不同處理方式，有些可以直接從monitor采集dut的輸入，有些從driver中拿原始的激勵(lì)。dut比較復(fù)雜的情況下，需要引入reference model對(duì)原始的激勵(lì)進(jìn)行轉(zhuǎn)化，從而和dut的輸出進(jìn)行比對(duì)。reference model可以是system verilog語(yǔ)言，c語(yǔ)言，或者其他語(yǔ)言編寫。scoreboard實(shí)現(xiàn)了自動(dòng)比對(duì)，不僅解決了工程師手工比對(duì)的繁雜和易出錯(cuò)的問題，而且是大規(guī)?；貧w測(cè)試的前提條件。

剛剛闡述了uvm中各個(gè)組件的功能和作用，接下來(lái)說(shuō)明uvm驗(yàn)證平臺(tái)的層次劃分。

最上層是測(cè)試（test）層，由各種testcase組成，接下來(lái)是場(chǎng)景（scenario）層，由產(chǎn)生激勵(lì)的sequencer構(gòu)成，第三層是功能層，包括scoreboard等組件，第四層是命令（command）層，由driver和monitor這種和interface打交道的組件構(gòu)成，最底下是信號(hào)（signal）層，這一層是通過interface和dut進(jìn)行交互。這幾個(gè)層次各司其職，相互配合，實(shí)現(xiàn)了一個(gè)面向高層建模的可重用驗(yàn)證平臺(tái)。

UVM的第二個(gè)關(guān)鍵詞是systemverilog類庫(kù)，這些類庫(kù)一方面包括了各種組件的基礎(chǔ)代碼，如uvm_driver，uvm_scoreboard，驗(yàn)證工程師通過擴(kuò)展這些源代碼，就可以為各種項(xiàng)目開發(fā)組件，搭建驗(yàn)證平臺(tái)，另一方面這些類庫(kù)包含了各種內(nèi)建的函數(shù)，例如copy，compare，這些通用函數(shù)幫助我們減少工作量，節(jié)省開發(fā)時(shí)間。

這樣的uvm驗(yàn)證平臺(tái)看起來(lái)并不復(fù)雜，那么，對(duì)于如今soc芯片動(dòng)輒數(shù)十個(gè)外設(shè)模塊的驗(yàn)證來(lái)說(shuō)，它可以勝任么？

其實(shí)，這就是uvm這套驗(yàn)證方法學(xué)中可重用組件和層次化驗(yàn)證平臺(tái)的優(yōu)勢(shì)。以一個(gè)agent為例，可重用組件的意思是同個(gè)agent可以運(yùn)用在不同規(guī)模的驗(yàn)證平臺(tái)上，也可以在不同項(xiàng)目中隨意搬。

以uart為例，在ip級(jí)驗(yàn)證中，驗(yàn)證平臺(tái)可以長(zhǎng)成這樣：

在soc級(jí)驗(yàn)證中，除了uart，還有cpu，memory，以及一大堆的外設(shè)，比如i2c，spi，uart，sdmmc，usb……在uvm框架下，一套接口做成一個(gè)agent，所以我們只要把ip級(jí)驗(yàn)證時(shí)開發(fā)的uart agent移過來(lái)，interface重新連接下，就能重用了。瞧，這樣的soc bench結(jié)構(gòu)是不是很眼熟？

uvm按照組件開發(fā)，組件的獨(dú)立性強(qiáng)，可重用性高，層次化的驗(yàn)證平臺(tái)格局使得各種uvm驗(yàn)證平臺(tái)的架構(gòu)長(zhǎng)相非常相似，統(tǒng)一的格局，減少了工程師代碼風(fēng)格各異性，增強(qiáng)了代碼可讀性，這樣統(tǒng)一的規(guī)劃，閱讀維護(hù)和管理起來(lái)，都會(huì)非常輕松。

經(jīng)過這番梳理，其實(shí)UVM也并沒有想象中的高深。驗(yàn)證工程師作為ASIC行業(yè)緊缺人才，不論是薪酬還是發(fā)展前景都還是很不錯(cuò)的。

編輯：黃飛

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