多片FPGA原型驗證系統(tǒng)的拓?fù)溥B接方式各不相同，理想的多片F(xiàn)PGA原型驗證系統(tǒng)應(yīng)該可以靈活配置，可以使用其相應(yīng)的EDA工具，根據(jù)SoC的特性，自動選擇拓?fù)溥B接方式，比如以下幾種連接方式，不同的FPGA之間連接的路徑是在相應(yīng)的FPGA上可以作為“分組”來使用的，這個連接的的路徑我們稱為trace，因此如何合理分配trace變得尤為重要，甚至顛覆我們通常認(rèn)為的限制因素——FPGA上IO的數(shù)量。

一直以來，我們一直認(rèn)為FPGA的IO引腳的數(shù)量是有限的。然而，實際上我們應(yīng)該討論不同F(xiàn)PGA上的引腳之間的連接。板上的跡線數(shù)量或能夠連接這些FPGA的IO引腳的線纜和路由開關(guān)的寬度是真正的限制。

在一個設(shè)計良好的平臺中，每個FPGA 的IO引腳都將連接到FPGA電路板描述的裝配文件中，這是有用且準(zhǔn)確的文件。然后，分區(qū)工具將準(zhǔn)確無誤地知道哪些trace準(zhǔn)確且可用（因為有些IO確實是損壞的，就判定不可用），以及它們連接到哪些FPGA引腳。如果FPGA電路板裝配文件描述準(zhǔn)確，那么引腳分配將因此也準(zhǔn)確。

所以這一部分被稱為“分配跟蹤（Assign traces）”，而不是“分配FPGA引腳”，不應(yīng)該認(rèn)為我們將每個FPGA頂部的信號分配給該FPGA上的引腳，而是應(yīng)該將其視為將信號分配給traces，以便這些信號傳播以固定trace運行的所有FPGA引腳。

我們期望EDA工具自動化跡線分配過程，同時可以展示FPGA電路板上的可用traces和允許的電壓區(qū)域，并允許自動信號分配。跟蹤分配環(huán)境應(yīng)幫助我們識別時鐘、重置和其他關(guān)鍵信號。它還可以幫助我們按目的地對跟蹤進(jìn)行排序，并為特定跟蹤的分配篩選合適的traces。

某原型驗證EDA的跟蹤分配窗口的一個視圖如上圖所示，其中我們可以看到左側(cè)列出的需要分配的信號。這里我們可以看到，用戶已經(jīng)選擇了一條由八個信號組成的總線，稱為alout，如相鄰列表所示，它需要連接到已劃分為設(shè)備mb.uA、mb.uB和mb.uC的邏輯。

一旦選擇了一個信號或一組信號，在右下角會出現(xiàn)一個經(jīng)過過濾的板上候選trace列表，那些可用的并且至少連接到所需的FPGA。然后，我們選擇我們的候選trace和相應(yīng)的信號，并用相關(guān)按鈕確認(rèn)分配。 ?

將信號分配給trace的建議順序如下：

分配時鐘、復(fù)位和其他全局輸入。

分配test points或probe output以匹配FPGA電路板上的連接器。

分配連接到專用資源或連接器的頂端IO。

在了解電壓電平要求的情況下，分配其余的設(shè)備間信號。

在每種情況下，對于任何選擇的信號，都可能有不止一個候選軌跡。

我們按照以下優(yōu)先順序從候選軌跡中進(jìn)行選擇：

與信號具有相同端點的任何可用跡線。

如果沒有traces符合1中的標(biāo)準(zhǔn)，則traces具有與信號相同的端點，加上最小數(shù)量的多余端點。多余的端點意味著FPGA引腳將被浪費。

如果沒有trace符合2中的標(biāo)準(zhǔn)，那么我們必須使用信號源FPGA的兩個輸出引腳將信號分割成兩條trace，如下圖所示。

? ? ?

當(dāng)不存在至少包括信號所需的端點的跡線時，可以使用驅(qū)動FPGA和每個接收FPGA之間的多個trace。 ? ? ?

我們的EDA工具應(yīng)該能夠自動將輸出拆分到兩個FPGA引腳上，而無需更改RTL。通過簡單地將信號分配給多個traces來實現(xiàn)。然后，該工具增加驅(qū)動FPGA上的引腳數(shù)，并將信號復(fù)制到額外的trace上。 ? ? ?

通常，在遵循上述推薦的偏好順序的同時，可能會有多個等效的traces，信號可以應(yīng)用于這些trace，在這些情況下，我們選擇哪一個是無關(guān)緊要的。這強(qiáng)化了一個概念，即對于許多信號，我們使用哪一個FPGA引腳并不重要，只要它們都在同一trace上連接在一起。? ? ? ? ?

鑒于上述過程相當(dāng)有條理，EDA工具按照相同的規(guī)則進(jìn)行自動分配相對簡單。事實上，我們可以采取一種混合方法，通過手動進(jìn)行最重要的連接，并允許工具自動完成對不太重要的信號的分配。 ? ? ? ?

自動工具將遵循與我們自己類似的分配順序。當(dāng)自動工具從FPGA向其他資源分配跟蹤時，我們可以通過向其提供指導(dǎo)來最小化手動分配步驟。通過使用相同的命名約定命名信號和資源管腳，工具可以識別，例如，信號addr1連接到ram_addr1及其關(guān)聯(lián)的跟蹤，而不是任何其他trace。通過這種方式，我們可以有條不紊地完成跟蹤分配，并在工具的指導(dǎo)下，快速分配數(shù)千個FPGA引腳，而不會出錯。 ? ? ? ?

FPGA原型團(tuán)隊在許多項目中開發(fā)了自己的引腳分配腳本。這些腳本從虛擬FPGA綜合運行的日志文件中提取頂層信號名稱，并將其轉(zhuǎn)換為簡單的格式，可將其導(dǎo)入到常用的桌面電子表格應(yīng)用程序中。然后，團(tuán)隊使用電子表格對信號名稱進(jìn)行文本搜索，并將其分配給正確的FPGA引腳。還將包含所有FPGA連接的定制板描述導(dǎo)入電子表格。然后，電子表格將生成端號列表，這些端號列表可以導(dǎo)出并再次編寫為正確的UCF格式，用于布局布線。 ? ? ?

這種方法很少見，因為它不僅需要開發(fā)和支持腳本、電子表格等，而且可能不是原型團(tuán)隊的核心能力和最佳時間利用。此外，我們還為項目中的錯誤引入了另一個機(jī)會。然而，這個例子確實強(qiáng)調(diào)了一點，即如果我們熟練且有決心，我們可以在沒有專業(yè)EDA工具的情況下進(jìn)行基于FPGA的原型設(shè)計。這可能是一個大多數(shù)人都會避免的“做還是買”的決定，而是默認(rèn)使用目前市場上經(jīng)過商業(yè)測試的分區(qū)工具。 ?

審核編輯：劉清