與賽靈思FPGA連接的數(shù)據(jù)轉(zhuǎn)換器正迅速采用全新JESD204B高速串行鏈路。要使用該接口格式及協(xié)議，設(shè)計(jì)必須考慮一些基本硬件及時(shí)序問題。

在當(dāng)前大多數(shù)設(shè)計(jì)中，通過選用并行低電壓差分信號（LVDS）作為數(shù)據(jù)轉(zhuǎn)換器和FPGA之間的接口。在采用較慢速度轉(zhuǎn)換器的設(shè)計(jì)中，一些FPGA設(shè)計(jì)人員仍然使用CMOS作為接口。然而最新數(shù)據(jù)轉(zhuǎn)換器和FPGA正在從并行LVDS和CMOS數(shù)字接口升級為JESD204B串行接口，這是一種由JEDEC固態(tài)技術(shù)協(xié)會(huì)（獨(dú)立半導(dǎo)體工程貿(mào)易和標(biāo)準(zhǔn)化組織）開發(fā)的新標(biāo)準(zhǔn)。

隨著轉(zhuǎn)換器分辨率與速度的提高，對更高效接口的需求也在不斷攀升。這種接口是FPGA與模數(shù)或數(shù)模轉(zhuǎn)換器之間的重要鏈路 ，在大多數(shù)系統(tǒng)中模數(shù)或數(shù)模轉(zhuǎn)換器都位于FPGA的旁邊。與以前的接口技術(shù)相比，JESD204B接口不僅可為設(shè)計(jì)人員帶來這種效率，而且還可提供幾項(xiàng)優(yōu)勢。支持JESD204B的新型FPGA設(shè)計(jì)將擁有更快接口的優(yōu)勢，能夠與轉(zhuǎn)換器更快采樣速率保持步調(diào)一致。此外，引腳數(shù)的顯著減少還可實(shí)現(xiàn)更小的封裝尺寸以及更少的線跡布線，從而可降低電路板設(shè)計(jì)復(fù)雜性。

所有這一切的實(shí)現(xiàn)并非沒有代價(jià)。

每種類型的接口（包括JESD204B）

都具有時(shí)序考量等各種設(shè)計(jì)問題。具體情況具體確定，但每種接口都有其自己的一套參數(shù)，設(shè)計(jì)人員必須正確分析才能獲得令人滿意的系統(tǒng)性能。此外，還需要進(jìn)行硬件選擇。例如，不是所有的FPGA及轉(zhuǎn)換器都支持JESD204B接口。此外用戶還必須使用諸如信道數(shù)據(jù)速率等最新參數(shù)，才能選擇適當(dāng)?shù)腇PGA。

在詳細(xì)探討新型JESD2904B接口之前，讓我們先看看長期以來設(shè)計(jì)人員用于FPGA至轉(zhuǎn)換器鏈路的另外兩種選項(xiàng)：CMOS和LVDS。

CMOS接口

在采樣速率不足200百萬樣本每秒（MSPS）的轉(zhuǎn)換器中，F(xiàn)PGA的接口通常選用CMOS。典型CMOS驅(qū)動(dòng)器可以概括為兩種晶體管：一種是NMOS，而另一種則是PMOS，它們連接在電源（VDD）與接地之間，如圖1a所示。這種結(jié)構(gòu)會(huì)導(dǎo)致輸出反向，要避免該問題，用戶可使用圖1b所示的背對背結(jié)構(gòu)來代替。CMOS輸出驅(qū)動(dòng)器的輸入是高阻抗而輸出則是低阻抗。在驅(qū)動(dòng)器輸入端，兩個(gè)CMOS晶體管的門電路呈高阻抗，其范圍可能在數(shù)千歐姆至百萬歐姆之間。在驅(qū)動(dòng)器輸出端，阻抗由漏極電流ID控制，可將阻抗保持在數(shù)百歐姆范圍內(nèi)。CMOS的電壓電平大致在VDD至接地之間擺幅，因此很大程度上由VDD的量級決定。

對CMOS來說，需要考慮的重要事項(xiàng)包括邏輯電平的典型開關(guān)速度（約1V/ns）、輸出負(fù)載（每門電路驅(qū)動(dòng)約10pF）以及充電電流（每輸出約10mA）。重點(diǎn)是通過使用盡可能最小的電容性負(fù)載來最大限度地減少充電電流。此外，阻尼電阻器也將最大限度地減少充電電流，如圖2所示。由于這些電流累加速度很快，因此最大限度減少它們非常重要。例如，一個(gè)四通道14位A/D轉(zhuǎn)換器可能具有高達(dá)14x4x10mA的瞬態(tài)電流，即達(dá)到了驚人的560mA。

串聯(lián)的阻尼電阻器將有助于抑制這種大瞬態(tài)電流。該技術(shù)將降低瞬態(tài)在輸出端產(chǎn)生的噪聲，從而有助于防止輸出端產(chǎn)生額外的噪聲，防止A/D轉(zhuǎn)換器中出現(xiàn)失真。

LVDS接口

對FPGA設(shè)計(jì)人員而言，LVDS相對CMOS技術(shù)具有某些明顯的優(yōu)勢。LVDS接口可提供約350mV峰至峰低壓差分信號。較低的電壓擺幅不僅可縮短開關(guān)時(shí)間，還能減輕電磁干擾（EMI）問題。此外，賽靈思FPGA系列中的眾多器件，諸如Spartan?、Virtex?、Kintex?和Artix?等均支持LVDS接口。另外，憑借差分特性，LVDS還提供共模抑制能力。這是指耦合到信號中的噪聲會(huì)同時(shí)出現(xiàn)在兩個(gè)信號路徑上，其中的大部分噪聲會(huì)被差分接收器抵消。

LVDS需要約100歐姆的負(fù)載阻抗，這一般可通過在LVDS接收器上并聯(lián)一個(gè)端接電阻來提供。此外，必須采用阻抗受控的傳輸線來路由LVDS信號。圖3所示的是典型LVDS輸出驅(qū)動(dòng)器的高級視圖。

對差分信號而言，要考慮的要點(diǎn)是正確的端接。圖4顯示了典型LVDS驅(qū)動(dòng)器以及接收器所需的端接。用戶既可以使用單個(gè)差分端接電阻（RTDIFF），也可以使用兩個(gè)單端端接電阻（RTSE）。

如果端接不正確，信號質(zhì)量就會(huì)變差，導(dǎo)致數(shù)據(jù)在傳輸中出現(xiàn)中斷。此外，要進(jìn)行正確端接，還需要注意傳輸線的實(shí)體布局。通過使用合適的走線寬度來保持合適的阻抗。布局過程的變化不應(yīng)該引起阻抗的大幅變化。應(yīng)避免差分傳輸線間距的突變，以減少可能的信號反射。

JESD204B串行數(shù)據(jù)接口為轉(zhuǎn)換器向接收器件傳輸數(shù)據(jù)提供了一條更好更快的途徑。最新轉(zhuǎn)換器和FPGA設(shè)計(jì)正轉(zhuǎn)向使用支持JESD204B的驅(qū)動(dòng)器。

JESD204B接口

JESD204B串行接口是繼高速轉(zhuǎn)換器和FPGA接口之后的最新技術(shù)，它采用電流型邏輯（CML）輸出驅(qū)動(dòng)器。一般來說，分辨率較高（不低于14位），速度較快（不低于200MSPS），需要較小型封裝且功耗較低的轉(zhuǎn)換器使用CML驅(qū)動(dòng)器。這會(huì)存在重疊的情況，因?yàn)樗俣仍诩s200MSPS范圍的高速轉(zhuǎn)換器也使用LVDS。這就意味著轉(zhuǎn)向使用JESD204B的設(shè)計(jì)人員可以采用很可能在使用LVDS的高速轉(zhuǎn)換器上已得到驗(yàn)證的設(shè)計(jì)。這樣一來可以簡化設(shè)計(jì)，降低一定程度的風(fēng)險(xiǎn)。

將CML驅(qū)動(dòng)器與串行JESD204B接口結(jié)合使用，可讓轉(zhuǎn)換器輸出端的數(shù)據(jù)率達(dá)到12.5Gbps。 這樣的速度有望讓轉(zhuǎn)換器采樣速率提升到GSPS級范疇。此外，所需的輸出引腳數(shù)量也大幅度減少。也不再需要路由單獨(dú)的時(shí)鐘信號，因?yàn)闀r(shí)鐘已經(jīng)嵌入在8b/10b編碼數(shù)據(jù)流中。由于配備CML驅(qū)動(dòng)器的接口一般為串行接口， 故所需引腳增加量與CMOS或LVDS相比，要少得多。

表1列出了具有不同通道數(shù)量和位分辨率的200-MSPS轉(zhuǎn)換器的三種不同接口的引腳數(shù)。對CMOS和LVDS輸出而言，數(shù)據(jù)負(fù)責(zé)為每個(gè)通道的數(shù)據(jù)提供同步時(shí)鐘。對使用JESD204B的數(shù)據(jù)傳輸而言，最大數(shù)據(jù)率達(dá)4Gbps。這樣的通道速率已經(jīng)低于許多目前可用的Virtex-6、Virtex-7、Kintex-7和Artix-7系列FPGA器件的最大限值。如果用戶注意到使用JESD204B可以明顯減少引腳數(shù)，那么轉(zhuǎn)向使用JESD204B的原因也就一目了然了。電路板布線復(fù)雜性的降低以及 FPGA所需的I/O數(shù)減少，可釋放這些資源用于其他系統(tǒng)功能。

沿著這個(gè)方向再向前邁進(jìn)一步，看看運(yùn)行在1GSPS的12位轉(zhuǎn)換器，使用JESD204B的優(yōu)勢就更加明顯了。這個(gè)實(shí)例省去了CMOS，因?yàn)橐獙MOS輸出接口用在千兆樣本轉(zhuǎn)換器上是完全不切實(shí)際的。同時(shí)，將轉(zhuǎn)換器通道的數(shù)量限制為四個(gè)，通道速率限制為5Gbps，這再度與Virtex-7和賽靈思7系列FPGA中的眾多器件吻合。可以看到，由于輸出引腳數(shù)量的下降，JESD204B可以大幅降低輸出路由的復(fù)雜性。對一個(gè)四通道轉(zhuǎn)換器（見表2）而言，引腳數(shù)有近6倍的減少。

和使用LVDS接口的情況一樣，當(dāng)CML搭配JESD204B接口使用時(shí)，需要保持合適的端接阻抗和傳輸線阻抗。眼圖是測量信號質(zhì)量的方法之一。這是一種顯示鏈路上信號多項(xiàng)參數(shù)的測量方法。圖5所示的是5-Gbps JESD204鏈路上端接正確的CML驅(qū)動(dòng)器的眼圖。這個(gè)眼圖過渡良好，眼部充分張開，說明接收器側(cè)的FPGA可以輕松地解讀數(shù)據(jù)。圖6所示的是同一5Gbps JESD204鏈路上端接不當(dāng)?shù)腃ML驅(qū)動(dòng)器的眼圖。此眼圖抖動(dòng)較多，幅度下降，眼部趨于閉合。在這種情況下FPGA中的接收器難以解讀數(shù)據(jù)?？梢钥吹剑枰褂们‘?dāng)?shù)亩私硬拍軐?shí)現(xiàn)最佳的信號完整性。

一種更好更快的辦法

上述轉(zhuǎn)換器中使用的三種主要的數(shù)字輸出類型在與FPGA相連時(shí)都有各自的優(yōu)缺點(diǎn)。在FPGA設(shè)計(jì)中使用采用CMOS、LVDS或CML（JESD204B）輸出驅(qū)動(dòng)器的轉(zhuǎn)換器時(shí)，需要考慮它們各自的優(yōu)缺點(diǎn)。這些接口是FPGA和模數(shù)轉(zhuǎn)換器/數(shù)模轉(zhuǎn)換器之間的關(guān)鍵鏈路。每一種類型的驅(qū)動(dòng)器都有各自的特性和要求，設(shè)計(jì)人員在設(shè)計(jì)系統(tǒng)時(shí)必須考慮到這一點(diǎn)，這樣FPGA中的接收器才能正確捕獲轉(zhuǎn)換器的數(shù)據(jù)。重點(diǎn)在于了解必須驅(qū)動(dòng)的負(fù)載；在適當(dāng)?shù)牡胤绞褂谜_的端接；以及對轉(zhuǎn)換器使用的不同類型的數(shù)字輸出采用正確的布局技巧。隨著轉(zhuǎn)換器的速度和分辨率的提高，越來越需要更高效的數(shù)字接口。正因?yàn)槿绱?，運(yùn)用最佳布局技巧打造出設(shè)計(jì)得當(dāng)?shù)南到y(tǒng)，才變得更為重要。

JESD204B串行數(shù)據(jù)接口為轉(zhuǎn)換器向接收器件傳輸數(shù)據(jù)提供了一條更好更快的途徑。最新轉(zhuǎn)換器和FPGA設(shè)計(jì)正轉(zhuǎn)向使用支持JESD204B的驅(qū)動(dòng)器。

這種需求源于系統(tǒng)級對更高帶寬的需求，進(jìn)而要求速度更快、采樣率更高的轉(zhuǎn)換器。反過來，更高的采樣率也要求更高的輸出數(shù)據(jù)率，為此，JESD204B應(yīng)運(yùn)而生。隨著系統(tǒng)設(shè)計(jì)日趨復(fù)雜，轉(zhuǎn)換器性能節(jié)節(jié)攀升，JESD204標(biāo)準(zhǔn)也需要適應(yīng)和發(fā)展，以不斷滿足新的設(shè)計(jì)要求。不斷發(fā)展演進(jìn)的JESD204標(biāo)準(zhǔn)有助于該接口的推廣使用，最終促使其成為轉(zhuǎn)換器和FPGA的默認(rèn)接口。