作者：Sureena Gupta

如果您有接觸使用 FPGA 的高速數(shù)據(jù)采集設(shè)計(jì)，沒準(zhǔn)聽說過新術(shù)語“JESD204B”。

我在工作中看到過很多工程師詢問有關(guān) JESD204B 接口的信息以及它如何同 FPGA 協(xié)作。他們特別感興趣的是 JESD204B 接口將如何簡化設(shè)計(jì)流程。

與 LVDS 及 CMOS 接口相比，JESD204B 數(shù)據(jù)轉(zhuǎn)換器串行接口標(biāo)準(zhǔn)可提供一些顯著的優(yōu)勢，包括更簡單的布局以及更少的引腳數(shù)。因此它能獲得工程師的青睞和關(guān)注也就不足為奇了，它具備如下系統(tǒng)級優(yōu)勢：

• 更小的封裝尺寸與更低的封裝成本：JESD204B 不僅采用 8b10b 編碼技術(shù)串行打包數(shù)據(jù)，而且還有助于支持高達(dá) 12.5Gbps 的數(shù)據(jù)速率。這可顯著減少數(shù)據(jù)轉(zhuǎn)換器和 FPGA 上所需的引腳數(shù)，從而可幫助縮小封裝尺寸，降低封裝成本；
• 簡化的 PCB 布局與布線：更少的引腳數(shù)可顯著簡化 PCB 布局與布線，因?yàn)殡娐钒迳系穆窂礁?。由于對畸變管理的需求降低，因此布局和布線可進(jìn)一步簡化。這是因?yàn)閿?shù)據(jù)時(shí)鐘嵌入在數(shù)據(jù)流中，并在接收器中與彈性緩沖器結(jié)合，無需通過“波形曲線”來匹配長度。圖 1 是 JESD204B 接口對簡化 PCB 布局有多大幫助的實(shí)例；
• 高靈活布局：JESD204B 對畸變要求低，可實(shí)現(xiàn)更遠(yuǎn)的傳輸距離。這有助于將邏輯器件部署在距離數(shù)據(jù)轉(zhuǎn)換器更遠(yuǎn)的位置，以避免對靈敏模擬器件產(chǎn)生影響；
• 滿足未來需求：該接口能夠自適應(yīng)不同數(shù)據(jù)轉(zhuǎn)換器分辨率。對于未來模數(shù)轉(zhuǎn)換器 (ADC) 及數(shù)模轉(zhuǎn)換器 (DAC) 而言，無需對 TX/RX 電路板進(jìn)行物理上的重新設(shè)計(jì)。

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圖 1：LVDS DAC 的 PCB 布局（左）；采用 JESD204B 的相同 DAC 的 PCB 布局（右）

這是不是意味著您要改用 JESD204B 接口？

不一定。與 LVDS 接口相比，JESD204B 的缺點(diǎn)是具有更長的絕對時(shí)延，這對于有些應(yīng)用來說是不可接受的。

盡管 JESD204B 可提供很多優(yōu)勢，但有些應(yīng)用要求極短的時(shí)延，最好是無時(shí)延。一個很好的實(shí)例是電子戰(zhàn)中使用的信號屏蔽器。該設(shè)備不僅要求絕對時(shí)延，而且需要最大限度地降低任何可能的延遲。

對于這種應(yīng)用，您應(yīng)該考慮 LVDS 接口，因此它沒有在 JESD204B 上進(jìn)行數(shù)據(jù)串行化的延遲。

如欲了解有關(guān) JESD204B 的更得意詳情，敬請參考其它資源：

• 深入了解 JESD204B 接口的演變及其特性，請查閱我的技術(shù)文章《JESD204B 接口何時(shí)是最佳選擇？》；
• 查閱該博客文章《高速數(shù)據(jù)轉(zhuǎn)換器中的 JESD204B 與 LVDS》，作者是我的同事 Rick Zarr；
• 了解有關(guān) TI JESD204B產(chǎn)品組合的更多詳情，其中包括 12 位、4GSPS ADC12J4000 模數(shù)轉(zhuǎn)換器 (ADC)；16 位、雙通道、250MSPS ADS42JB69 ADC；16 位、4 通道、2.5GSPS DAC38J84 數(shù)模轉(zhuǎn)換器 (DAC) 以及 LMK04828 高性能時(shí)鐘抖動清除器。

?原文請參見: http://e2e.ti.com/blogs_/b/analogwire/archive/2014/03/14/jesd204b-is-it-for-you.aspx