本文介紹了在多個(gè)DSP之間或者DSP與其他CPU之間存儲(chǔ)器共享技術(shù)的基本設(shè)計(jì)方法，重點(diǎn)介紹了如何在設(shè)計(jì)上提高存儲(chǔ)器的訪問速度和克服訪問競爭的方法。
　　在多任務(wù)信號(hào)處理系統(tǒng)中，為了提高信號(hào)的處理速度，往往使用幾個(gè)DSP協(xié)同工作，為此，必須要解決好幾個(gè)DSP對(duì)共享存儲(chǔ)器的高速訪問問題。具體來說，主要要解決好兩個(gè)問題：
　　（1）通過建立競爭仲裁機(jī)制解決存儲(chǔ)器訪問共享競爭問題；
　?。?）解決批量數(shù)據(jù)高速訪問問題。DSP對(duì)批量數(shù)據(jù)的訪問一般都是通過啟動(dòng)DMA完成，而DMA一旦啟動(dòng)，數(shù)據(jù)的傳輸就不受DSP控制，因此，要設(shè)計(jì)專門控制電路和緩沖區(qū)來確保高速數(shù)據(jù)傳輸?shù)姆€(wěn)定性和可靠性。
　　本文重點(diǎn)介紹了兩個(gè)TMS320C5402之間共享SRAM和DDRSDRAM的設(shè)計(jì)方法。
　　1　SRAM的共享訪問
　　圖1是2片TMS320C5402共享SRAM的原理圖。為了保證對(duì)SRAM訪問的可靠性，2片DSP共用同一個(gè)系統(tǒng)時(shí)鐘和具有相同的訪問優(yōu)先級(jí)。當(dāng)2片DSP同時(shí)對(duì)共享存儲(chǔ)器發(fā)出訪問需求時(shí)，FPGA中的共享仲裁控制邏輯會(huì)在第1個(gè)存儲(chǔ)器訪問周期允許第1片DSP對(duì)SRAM進(jìn)行訪問，同時(shí)向第2片DSP發(fā)出READY等待信號(hào)，然后在下一個(gè)存儲(chǔ)器訪問周期撤銷該等待信號(hào)，允許第2片DSP對(duì)SDRAM進(jìn)行訪問。如果進(jìn)行批量數(shù)據(jù)傳輸，則2片DSP對(duì)應(yīng)的READY信號(hào)會(huì)交替啟動(dòng)。FPGA中的2個(gè)雙向緩沖器是互相禁止的。另外，在DSP的軟件編程時(shí)要注意，在軟件等待周期寄存器被寫入后至少要等待2個(gè)時(shí)鐘周期DSP才會(huì)啟動(dòng)對(duì)READY信號(hào)的檢測(cè)。
　　
　　2　DDRSDRAM的高速共享訪問
　　在上述方式中，如果2片DSP同時(shí)要對(duì)共享存儲(chǔ)器進(jìn)行訪問，其訪問速度將會(huì)降低一倍。在實(shí)際的信號(hào)處理系統(tǒng)中，特別是在連續(xù)視頻信號(hào)的編碼、壓縮與速訪問，如果采用大容量雙口RAM，其硬件成本開銷太大?，F(xiàn)在PC機(jī)中大量使用的雙速數(shù)據(jù)同步動(dòng)態(tài)存儲(chǔ)器（Double Data Rate Synchronous，DRAM）具有存儲(chǔ)容量大、訪問速度快、價(jià)格低廉等特點(diǎn)，因此在大容量高速數(shù)字信號(hào)處理系統(tǒng)中，只要解決好對(duì)DDRSDRAM的讀寫訪問控制問題，就能解決好大容量高速存儲(chǔ)器的共享訪問問題。
　　2．1　DDRSDRAM的讀寫訪問特性
　　圖2為現(xiàn)代公司的HY5DV651622雙速同步動(dòng)態(tài)存儲(chǔ)器的功能框圖。其存儲(chǔ)容量為8 Mb，數(shù)據(jù)寬度為16 B，分為4個(gè)頁面，采用行列地址復(fù)用方式。在時(shí)鐘的上升和下降沿均可以進(jìn)行數(shù)據(jù)的讀寫操作。對(duì)DRAM的控制包括命令控制和數(shù)據(jù)讀寫控制，在命令控制中主要包括模式寄存器設(shè)置、存儲(chǔ)器自動(dòng)刷新控制等，通過模式寄存器的設(shè)置可以使存儲(chǔ)器工作于猝發(fā)讀寫方式，讀寫長度可以達(dá)到256個(gè)地址。