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FPGA時序約束實(shí)際工程中fix timing問題的解決方法

2021-01-12 | rar | 0.26 MB | 次下載 | 免費(fèi)

資料介紹

  xilinx的Vivado工具也一直在更新,到本人記錄此文的時候,Vivado已經(jīng)有2017.3版本了,建議大家使用最新的Vivado工具。

  繼續(xù)上一篇博客中提到的約束問題,在修改了timing約束之后,有了false_path,set_multicycle等寬松的命令之后,如果timing還不收斂,那就可以考慮適當(dāng)增加place約束來達(dá)到效果。

  嘗試不同的Place策略,Vivado的P&R過程是可以選擇不同策略的,大家最好在vivado 的tcl命令行中,輸入place_design -help,可以看本文附圖的Log,注意我圈出來的選項(xiàng),-directive有豐富的選擇,如果在你的flow里不做配置,會用Default,可以嘗試Explore、ExtraNetDelay_high等策略;

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