搶答器是在競(jìng)賽、文體娛樂(lè)活動(dòng)（搶答活動(dòng)）中，能準(zhǔn)確、公正、直觀地判斷出搶答者的機(jī)器。電子搶答器的中心構(gòu)造一般都是由搶答器由單片機(jī)以及外圍電路組成。

　　本設(shè)計(jì)是以四路搶答為基本概念。從實(shí)際應(yīng)用出發(fā)，利用電子設(shè)計(jì)自動(dòng)化（ EDA）技術(shù)，用可編程邏輯器件設(shè)計(jì)具有擴(kuò)充功能的搶答器。它以Verilog HDL硬件描述語(yǔ)言作為平臺(tái)，結(jié)合動(dòng)手實(shí)驗(yàn)而完成的。它的特點(diǎn)是電路簡(jiǎn)單、制作方便、操作簡(jiǎn)單、方便、性能可靠，實(shí)用于多種智力競(jìng)賽活動(dòng)。

　　Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外，Verilog HDL語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫(xiě)的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證。語(yǔ)言從C編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，Verilog HDL語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。當(dāng)然 ，完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。

　　計(jì)算機(jī)與網(wǎng)技術(shù)的快速發(fā)展，硬件語(yǔ)言的廣泛應(yīng)用，verilog語(yǔ)言也得到了訊的普及。本課題主要采用verilog的功能， 設(shè)計(jì)一個(gè)四組搶答器，使用DE2上的撥碼開(kāi)關(guān) ，開(kāi)始搶答后，先搶答到的組通過(guò)數(shù)碼管顯示組名，如果提前搶答具有報(bào)警的功能。 在完成基本要求的基礎(chǔ)上，進(jìn)一步增加功能、提高性能，如對(duì)搶答器實(shí)現(xiàn)加減分的功能。

　　電路具有第一搶答信號(hào)的鑒別和鎖存功能。在主持人將復(fù)位按鈕按下后開(kāi)始搶答，并用EDA實(shí)訓(xùn)儀上面的八段數(shù)碼管顯示搶答者的序號(hào)，同時(shí)揚(yáng)聲器發(fā)出“嘟嘟”的響聲，并維持3秒鐘，此時(shí)電路自鎖，不再接受其他選手的搶答信號(hào)

　　設(shè)置計(jì)分電路，每組開(kāi)始時(shí)設(shè)置為6分，搶答后由主持人計(jì)分，答對(duì)一次加1分，錯(cuò)一次減1分。

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