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Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載36:Spartan
PlanAhead工具是Xilinx提供的一個(gè)集成的、可視化的FPGA設(shè)計(jì)工具,它可以被應(yīng)用于FPGA設(shè)計(jì)過(guò)程中的不同階段,常見(jiàn)的應(yīng)用包括用PlanAh...
了解如何為UltraScale +設(shè)計(jì)添加額外的安全級(jí)別。 該視頻演示了如何防止差分功耗分析(DPA),以在比特流配置之上增加額外的安全性。
2018-11-27 標(biāo)簽:賽靈思功耗設(shè)計(jì) 2.3k 0
四攝像頭環(huán)繞視圖的Xilinx目標(biāo)設(shè)計(jì)平臺(tái)的演示
高級(jí)系統(tǒng)架構(gòu)師Paul Zoratti演示了針對(duì)四攝像頭環(huán)繞視圖的Xilinx目標(biāo)設(shè)計(jì)平臺(tái)。
2018-11-27 標(biāo)簽:賽靈思攝像頭設(shè)計(jì) 2.3k 0
如何用單個(gè)賽靈思FPGA數(shù)字化數(shù)百個(gè)信號(hào)
在新型賽靈思 FPGA 上使用低電壓差分信號(hào)(LVDS),只需一個(gè)電阻和一個(gè)電容就能夠數(shù)字化輸入信號(hào)。由于目前這一代賽靈思器件上提供有數(shù)百個(gè) LVD...
在Nimbix云加速工作流中實(shí)現(xiàn)FPGA開(kāi)發(fā)和運(yùn)行
在本視頻中,Nimbix的首席技術(shù)官Leo Reiter討論了使用SDAccel開(kāi)發(fā)環(huán)境和Xilinx FPGA卡在Nimbix云加速工作流中實(shí)現(xiàn)FPG...
2018-11-29 標(biāo)簽:fpga賽靈思開(kāi)發(fā) 2.3k 0
協(xié)助全球最大的云端服務(wù)提供商著手開(kāi)發(fā)和部署可重配置加速平臺(tái)
All Programmable 技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX))宣布,將在 2016 全球超...
賽靈思杰出工程師Ralph Witig向您講解了“云”是如何助力集中式計(jì)算,幫助數(shù)據(jù)中心滿足規(guī)模,聚集以及效率需求。
2018-11-29 標(biāo)簽:數(shù)據(jù)賽靈思云計(jì)算 2.3k 0
了解如何為UltraScale +設(shè)計(jì)添加額外的安全級(jí)別。 該視頻演示了如何防止差分功耗分析(DPA),以在比特流配置之上增加額外的安全性。
2018-11-26 標(biāo)簽:賽靈思功耗設(shè)計(jì) 2.3k 0
基于視頻/視覺(jué)的系統(tǒng)發(fā)展最新趨勢(shì)的討論
賽靈思廣播與專業(yè)音視頻業(yè)務(wù)部總監(jiān)Aaron Behman在本視頻中與您一起討論基于視頻/視覺(jué)的系統(tǒng)發(fā)展最新趨勢(shì),并解釋了賽靈思如何為高性能圖像處理搭配“...
在大數(shù)據(jù)與人工智能迅速興起的時(shí)代,ACAP 理想適用于加速?gòu)V泛的應(yīng)用,其中包括 視頻轉(zhuǎn)碼、數(shù)據(jù)庫(kù)、數(shù)據(jù)壓縮、搜索、AI推斷、基因組學(xué)、機(jī)器視覺(jué)、計(jì)算存儲(chǔ)...
? AMD-XILINX FPGA密鑰存儲(chǔ)支持兩種模式: 1)BBRAM電池供電存儲(chǔ) 已有公開(kāi)文獻(xiàn)發(fā)表,可通過(guò)激光注入讀取BBRAM中保存的明文密鑰,且...
業(yè)內(nèi)大多數(shù)FPGA 均提供數(shù)字時(shí)鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進(jìn)的FPGA 提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相...
2017-02-11 標(biāo)簽:FPGA賽靈思數(shù)字時(shí)鐘管理 2.2k 0
如何使用純模式或組件模式進(jìn)行設(shè)計(jì)
了解SelectIO體系結(jié)構(gòu)的詳細(xì)信息,包括使用純模式或組件模式以及如何開(kāi)始使用純模式或組件模式進(jìn)行設(shè)計(jì)。 該視頻還介紹了高速SelectIO向?qū)У谋?..
2018-11-27 標(biāo)簽:賽靈思設(shè)計(jì) 2.2k 0
如何在設(shè)計(jì)階段考慮降低XILINX的功耗,最近Xilinx發(fā)布了不少關(guān)于使用serdes,ISERDES/OSERDES等基元設(shè)計(jì)一些很具創(chuàng)意性的接口。
Xylon在Embedded World 2015上使用MicroZed套件演示了面部檢測(cè)C可調(diào)用RTL IP
組合運(yùn)用多種智能I/O規(guī)劃工具能使引腳分配過(guò)程變輕松
對(duì)于需要在PCB板上使用大規(guī)模FPGA器件的設(shè)計(jì)人員來(lái)說(shuō),I/O引腳分配是必須面對(duì)的眾多挑戰(zhàn)之一。
使用AWS F1開(kāi)發(fā)云規(guī)模FPGA加速
亞馬遜的Gadi Hutt在硅谷舉辦的第一屆年度Xilinx開(kāi)發(fā)者論壇上發(fā)表了主題演講。
了解FPGA如何允許您根據(jù)您的特定需求進(jìn)行定制,同時(shí)使您能夠保護(hù)您在市場(chǎng)中的差異化。
《UltraFAST 高層次生產(chǎn)力設(shè)計(jì)方法指南》簡(jiǎn)介
對(duì)寶貴的差異化邏輯使用并行開(kāi)發(fā)流程,實(shí)現(xiàn)您的產(chǎn)品在市場(chǎng)上的差異化,且 shell 可用于將 IP 與生態(tài)系統(tǒng)的其它部分集成。
2019-07-31 標(biāo)簽:控制系統(tǒng)賽靈思可編程 2.2k 0
在Vivado 2021.2的VCK190 boardfile里DDR4-DIMM的DQ width被限制為64bit,不能使能ECC功能。如果需要在V...
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