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AMD Vivado IP integrator的基本功能特性
我們還將帶您了解在 AMD Zynq UltraScale+ MPSoC 開發(fā)板與 AMD Versal 自適應(yīng) SoC 開發(fā)板上使用 IP integ...
本篇博客演示了在 ZCU208 評(píng)估板和 ZCU216 評(píng)估板中通過(guò)運(yùn)行簡(jiǎn)單的 RFDC 示例來(lái)快速檢查 RFDC IP 初始化的過(guò)程。它使用“rfdc...
2025-09-23 標(biāo)簽:amd數(shù)據(jù)轉(zhuǎn)換器Vivado 396 0
AMD 7nm Versal系列器件NoC的使用及注意事項(xiàng)
AMD 7nm Versal系列器件引入了可編程片上網(wǎng)絡(luò)(NoC, Network on Chip),這是一個(gè)硬化的、高帶寬、低延遲互連結(jié)構(gòu),旨在實(shí)現(xiàn)可...
2025-09-19 標(biāo)簽:amd片上網(wǎng)絡(luò)NoC 1.7k 0
德州儀器TPS536C5雙通道多相控制器技術(shù)解析與應(yīng)用指南
Texas Instruments TPS536C5雙通道多相控制器完全符合AMD SVI3標(biāo)準(zhǔn),具有雙通道、內(nèi)置非易失性存儲(chǔ)器 (NVM) 和PmBu...
如何在AMD Vitis Unified 2024.2中連接到QEMU
在本篇文章我們將學(xué)習(xí)如何在 AMD Vitis Unified 2024.2 中連接到 QEMU。 這是本系列的第 2 篇博文。要了解如何設(shè)置和使用 Q...
在AMD Versal自適應(yīng)SoC上使用QEMU+協(xié)同仿真示例
在任意設(shè)計(jì)流程中,仿真都是不可或缺的關(guān)鍵組成部分。它允許用戶在無(wú)任何物理硬件的情況下對(duì)硬件系統(tǒng)進(jìn)行確認(rèn)。這篇簡(jiǎn)短的博客將介紹如何使用 QEMU + 協(xié)同...
AMD Versal自適應(yīng)SoC上的級(jí)聯(lián)模式示例
本篇博文主要講解在 PL 中如何使用 AXI Interrupt Controller (INTC) 的級(jí)聯(lián)模式,將 IP 核超過(guò) 32 個(gè)的中斷連接到...
Vivado無(wú)法選中開發(fā)板的常見原因及解決方法
在使用 AMD Vivado Design Suite 對(duì)開發(fā)板(Evaluation Board)進(jìn)行 FPGA 開發(fā)時(shí),我們通常希望在創(chuàng)建工程時(shí)直接...
本文講述了AMD UltraScale /UltraScale+ FPGA 原生模式下,異步模式與同步模式的對(duì)比及其對(duì)時(shí)鐘設(shè)置的影響。
使用AMD Vitis Unified IDE創(chuàng)建HLS組件
這篇文章在開發(fā)者分享|AMD Vitis HLS 系列 1 - AMD Vivado IP 流程(Vitis 傳統(tǒng) IDE) 的基礎(chǔ)上撰寫,但使用的是 ...
基于AMD Versal器件實(shí)現(xiàn)PCIe5 DMA功能
Versal是AMD 7nm的SoC高端器件,不僅擁有比16nm性能更強(qiáng)的邏輯性能,并且其PS系統(tǒng)中的CPM PCIe也較上一代MPSoC PS硬核P...
如何使用AMD Vitis HLS創(chuàng)建HLS IP
本文逐步演示了如何使用 AMD Vitis HLS 來(lái)創(chuàng)建一個(gè) HLS IP,通過(guò) AXI4 接口從存儲(chǔ)器讀取數(shù)據(jù)、執(zhí)行簡(jiǎn)單的數(shù)學(xué)運(yùn)算,然后將數(shù)據(jù)寫回存...
ATS失效請(qǐng)求報(bào)文問(wèn)題的故障排除步驟
本篇文章提供了解決 ATS 失效請(qǐng)求報(bào)文問(wèn)題的故障排除步驟,主要聚焦在 CQ 接口上未顯示主機(jī)發(fā)送的報(bào)文的情況。
利用AMD VERSAL自適應(yīng)SoC的設(shè)計(jì)基線策略
您是否準(zhǔn)備將設(shè)計(jì)遷移到 AMD Versal 自適應(yīng) SoC?設(shè)計(jì)基線是一種行之有效的時(shí)序收斂方法,可在深入研究復(fù)雜的布局布線策略之前,幫您的 RTL ...
Versal 600G DCMAC Subsystem LogiCORE IP產(chǎn)品指南
AMD 自適應(yīng)計(jì)算文檔按一組標(biāo)準(zhǔn)設(shè)計(jì)進(jìn)程進(jìn)行組織,以便幫助您查找當(dāng)前開發(fā)任務(wù)相關(guān)的內(nèi)容。您可以在設(shè)計(jì)中心頁(yè)面上訪問(wèn) AMD Versal 自適應(yīng) SoC...
AMD Versal Adaptive SoC Clock Wizard AXI DRP示例
本文將使用 Clocking Wizard 文檔 PG321 中的“通過(guò) AXI4-Lite 進(jìn)行動(dòng)態(tài)重配置的示例”章節(jié)作為參考。
如何使用One Spin檢查AMD Vivado Design Suite Synth的結(jié)果
本文講述了如何使用 One Spin 檢查 AMD Vivado Design Suite Synth 的結(jié)果(以 Vivado 2024.2 為例)。
FPGA 大神 Adam Taylor 使用 ALINX VD100(AMD Versal系列)開發(fā)平臺(tái)實(shí)現(xiàn)圖像處理
本篇文章來(lái)自 FPGA 大神、Ardiuvo XVtc VtcInst;VideoMode video;XVtc_Config *vtc_config ...
Xilinx Shift RAM IP 是 AMD Xilinx 提供的一個(gè) LogiCORE IP 核,用于在 FPGA 中實(shí)現(xiàn)高效的移位寄存器(Sh...
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