如何實(shí)現(xiàn)一種基于FPGA全數(shù)字高碼率QPSK調(diào)制設(shè)計(jì)？

調(diào)制信號(hào)的符號(hào)速率達(dá)到500Mbps，根據(jù)奈奎斯特采樣定理，DA的采樣頻率采用2Gbps。

2023-09-22 標(biāo)簽：濾波器FPGA設(shè)計(jì)調(diào)制解調(diào)器 2847 0

在Vivado中如何寫入FPGA設(shè)計(jì)主時(shí)鐘約束？

在FPGA設(shè)計(jì)中，時(shí)序約束的設(shè)置對(duì)于電路性能和可靠性都至關(guān)重要。

2023-06-26 標(biāo)簽：收發(fā)器FPGA設(shè)計(jì)時(shí)序約束 2825 0

如何使用Power Design Manager(PDM)進(jìn)行功耗評(píng)估？

在基于FPGA和 SoC器件的產(chǎn)品設(shè)計(jì)過程中，從器件選擇到系統(tǒng)級(jí)電源設(shè)計(jì)、散熱設(shè)計(jì)，電源功率估算對(duì)于設(shè)計(jì)方案確定至關(guān)重要；早

2023-10-08 標(biāo)簽：電源設(shè)計(jì)FPGA設(shè)計(jì)PDM 2821 0

如何用FPGA并行高速運(yùn)算實(shí)現(xiàn)實(shí)時(shí)的引導(dǎo)濾波算法？

首先，給出上篇中最后的matlab 引導(dǎo)濾波的代碼，如下所示。

2023-07-03 標(biāo)簽：傳感器濾波器FPGA設(shè)計(jì) 2794 0

基于Verilog的“自適應(yīng)”形態(tài)學(xué)濾波算法實(shí)現(xiàn)

一、背景介紹 基于二值圖像的濾波算法即形態(tài)學(xué)濾波，在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到，針對(duì)不同的使用場(chǎng)景涉及到腐蝕、膨脹、開閉運(yùn)算等處理。實(shí)際使用中對(duì)...

2021-08-23 標(biāo)簽：FPGA設(shè)計(jì)濾波圖像處理 2774 0

基于FPGA的深度學(xué)習(xí)CNN加速器設(shè)計(jì)方案

因?yàn)镃NN的特有計(jì)算模式，通用處理器對(duì)于CNN實(shí)現(xiàn)效率并不高，不能滿足性能要求。 因此，近來已經(jīng)提出了基于FPGA，GPU甚至ASIC設(shè)計(jì)的各種加速器來...

2023-06-14 標(biāo)簽：處理器FPGA設(shè)計(jì)存儲(chǔ)器 2767 0

Xilinx的高質(zhì)量時(shí)鐘輸出ODDR原語

在SDR接口中，ODDR轉(zhuǎn)發(fā)時(shí)鐘（仍在時(shí)鐘樹內(nèi)），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時(shí)鐘連接ODDR的C引腳，D1固定值1&apos...

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)SDRRTL 2750 0

Xilinx FPGA AXI4總線（一）介紹【AXI4】【AXI4-Lite】【AXI-Stream】

從 FPGA 應(yīng)用角度看看 AMBA 總線中的 AXI4 總線。

2023-06-21 標(biāo)簽：控制器FPGA設(shè)計(jì)DDR 2748 0

FPGA純verilog編解碼SDI實(shí)現(xiàn)流程

一是使用專用編解碼芯片，比如典型的接收器GS2971，發(fā)送器GS2972，優(yōu)點(diǎn)是簡(jiǎn)單，比如GS2971接收器直接將SDI解碼為并行的YCRCB，GS29...

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)DDR3接收器 2730 0

設(shè)計(jì)Verilog時(shí)為什么要避免Latch的產(chǎn)生呢？

鎖存器（Latch），是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值。僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。

2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)寄存器Verilog 2729 0

AXI實(shí)戰(zhàn)(一)-搭建簡(jiǎn)單仿真環(huán)境

在驗(yàn)證中有三個(gè)核心組件:Driver(驅(qū)動(dòng)器/激勵(lì))，Monitor（監(jiān)測(cè)器），Checker（比較器）。在這里實(shí)際上我們只需要了解其中最核心的Driv...

2023-06-27 標(biāo)簽：驅(qū)動(dòng)器FPGA設(shè)計(jì)比較器 2689 0

verilog實(shí)現(xiàn)簡(jiǎn)單分頻器的方案

偶數(shù)分頻最為簡(jiǎn)單，很容易用模為N的計(jì)數(shù)器實(shí)現(xiàn)50%占空比的時(shí)鐘信號(hào)，即每次計(jì)數(shù)滿N（計(jì)到N-1）時(shí)輸出時(shí)鐘信號(hào)翻轉(zhuǎn)。

2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)分頻器計(jì)數(shù)器 2688 0

為什么說Vivado是基于IP的設(shè)計(jì)？

Vivado是Xilinx公司2012年推出的新一代集成開發(fā)環(huán)境，它強(qiáng)調(diào)系統(tǒng)級(jí)的設(shè)計(jì)思想及以IP為核心的設(shè)計(jì)理念，突出IP核在數(shù)字系統(tǒng)設(shè)計(jì)中的作用。

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)寄存器C語言 2679 0

詳解從均值濾波到非局部均值濾波算法的原理及實(shí)現(xiàn)方式

圖像降噪處理主要分為2D（空域）與3D降噪（時(shí)域/多幀），而2D降噪由于相關(guān)的實(shí)現(xiàn)算法豐富，效果各異，初學(xué)入門有著豐富的研究?jī)r(jià)值。

2023-07-03 標(biāo)簽：濾波器FPGA設(shè)計(jì)比較器 2656 0

時(shí)鐘抖動(dòng)會(huì)影響建立時(shí)間和保持時(shí)間違例嗎？

首先，我們需要理解什么是時(shí)鐘抖動(dòng)。簡(jiǎn)而言之，時(shí)鐘抖動(dòng)（Jitter）反映的是時(shí)鐘源在時(shí)鐘邊沿的不確定性（Clock Uncertainty）。

2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)時(shí)鐘抖動(dòng)STA 2639 0

FPGA實(shí)現(xiàn)OFDM（1）-OFDM的原理是什么？

fromwiki:調(diào)制是將傳送資料對(duì)應(yīng)于載波變化的動(dòng)作，可以是載波的相位、頻率、幅度、或是其組合。

2023-06-27 標(biāo)簽：FPGA設(shè)計(jì)編碼器DFT 2629 0

聊一聊FPGA中的IP都是怎么區(qū)分的呢？

現(xiàn)今的FPGA設(shè)計(jì)規(guī)模越來越龐大，功能越來越復(fù)雜，因此FPGA設(shè)計(jì)的每個(gè)部分都從頭開始著手是不切實(shí)際的。

2023-05-22 標(biāo)簽：FPGA設(shè)計(jì)寄存器EDA工具 2625 0

在模塊化設(shè)計(jì)過程中編寫testbench并仿真的方法介紹

?在開始設(shè)計(jì)前，根據(jù)設(shè)計(jì)劃分好各功能模塊（為了敘述方便，這里以對(duì)“FPGA數(shù)字信號(hào)處理（十三）鎖相環(huán)位同步技術(shù)的實(shí)現(xiàn)”中設(shè)計(jì)的系統(tǒng)仿真為例）。

2023-09-04 標(biāo)簽：鎖相環(huán)FPGA設(shè)計(jì)仿真器 2548 0

FIR及IIR濾波器的FPGA設(shè)計(jì)實(shí)現(xiàn)方案

這種方法是通過將模擬濾波器頻率特性H(s)反拉氏變換為h(t)，再將h(t)等間隔抽樣成h(n)后，對(duì)h(n)取Z變換求得H(z)，即得到了數(shù)字濾波器的...

2023-06-15 標(biāo)簽：FPGA設(shè)計(jì)數(shù)字濾波器FIR 2519 0