實(shí)現(xiàn)高頻輸出的方法

實(shí)現(xiàn)高頻輸出的方法前言數(shù)據(jù)傳輸速度和容量繼續(xù)增加，以支持流量的持續(xù)增長-主要是由于物聯(lián)網(wǎng)等的普及，對(duì)高速網(wǎng)絡(luò)的需求通信基礎(chǔ)設(shè)施正在推動(dòng)對(duì)高頻信號(hào)源的強(qiáng)勁...

2024-07-26 標(biāo)簽：物聯(lián)網(wǎng)PLL電路高頻輸出 440 0

如何寫出時(shí)序最優(yōu)的HDL代碼？如何寫出時(shí)序裕量足夠的代碼？

你想寫出可以跑出700M以上的代碼嗎，直逼FPGA內(nèi)部PLL的極限。

2024-03-12 標(biāo)簽：FPGA濾波器比較器 1163 0

請(qǐng)問create_generated_clock該怎么使用呢？

FPGA設(shè)計(jì)中，生成時(shí)鐘分為兩大類：自動(dòng)生成時(shí)鐘和用戶生成時(shí)鐘。

2024-01-25 標(biāo)簽：FPGA設(shè)計(jì)PLL電路 3116 0

分頻、倍頻與PLL電路在電路設(shè)計(jì)中的應(yīng)用

分頻的過程涉及到將一個(gè)高頻信號(hào)轉(zhuǎn)換成頻率更低的信號(hào)。例如，如果原始信號(hào)的頻率是F，經(jīng)過2分頻后，新信號(hào)的頻率將是F/2。

2024-02-17 標(biāo)簽：鎖相環(huán)鑒相器環(huán)路濾波器 2323 0

鎖相環(huán)PLL學(xué)習(xí)記錄

鎖相環(huán) （PLL） 是電子系統(tǒng)中最通用、最靈活和最有價(jià)值的電路配置之一，因此在許多應(yīng)用中都有使用。它用于時(shí)鐘重定時(shí)和恢復(fù)，作為頻率合成器和可調(diào)諧振蕩器，...

2024-02-17 標(biāo)簽：調(diào)制解調(diào)鎖相環(huán)振蕩器 1084 0

關(guān)于MUX時(shí)序約束的兩個(gè)例子

時(shí)鐘設(shè)計(jì)的一般原則是在靠近時(shí)鐘源頭的地方將各種所用頻率時(shí)鐘都產(chǎn)生，再引給內(nèi)部邏輯使用，并且最好用一個(gè)模塊單獨(dú)處理，所以兩個(gè)輸入時(shí)鐘一般來自端口輸入或PL...

2023-12-01 標(biāo)簽：MuxSRC時(shí)序約束 6946 0

極低抖動(dòng)頻率綜合器的多速率時(shí)間戳建模

繼實(shí)現(xiàn)振蕩器閃爍相噪理論統(tǒng)一后，我們?cè)俅螌?shí)現(xiàn)頻率綜合器的相噪理論一統(tǒng)。

2023-12-01 標(biāo)簽：振蕩器CMOS工藝PLL電路 790 0

聊聊IC測試機(jī)（4）DFT PLL向量，ATE怎么用？

自動(dòng)測試設(shè)備 (ATE)對(duì)PLL（鎖相環(huán)）進(jìn)行測試時(shí)，我們首先要明白PLL在系統(tǒng)級(jí)芯片（SoC）中的重要性。

2023-11-01 標(biāo)簽：鎖相環(huán)DFTATE 3393 0

以xa-vcs為例如何進(jìn)行cosim仿真驗(yàn)證？

**1 ** 層級(jí)關(guān)系 曾經(jīng)我一直認(rèn)為cosim最頂層必須是一個(gè)數(shù)字頂層，其實(shí)不然。具體使用哪個(gè)做頂層要看項(xiàng)目，以數(shù)字為頂層的好處是，模擬仿真的結(jié)果都轉(zhuǎn)...

2023-10-31 標(biāo)簽：EDA工具加法器電平轉(zhuǎn)換 5416 0

一種基于Transformer結(jié)構(gòu)的VCO介紹

常規(guī)LCVCO由電感、電容、負(fù)阻、偏置組成，每個(gè)模塊有很多種實(shí)現(xiàn)方式，下面給介紹一下各模塊設(shè)計(jì)時(shí)的注意事項(xiàng)。

2023-10-31 標(biāo)簽：CMOS濾波器VCO 2513 0

Sigma-Delta小數(shù)分頻PLL中的分頻器該怎么做？

文獻(xiàn)給出的分頻器結(jié)構(gòu)如圖1所示。該分頻器最高輸入頻率（f~in~）為16.3GHz，也就是一個(gè)周期只有（T~in~，T ~in~ = 1/ f~in~）...

2023-10-31 標(biāo)簽：邏輯門仿真器分頻器 2942 1

聊聊SPD如何降低帶內(nèi)噪聲及其工作原理

對(duì)于PLL小白而言，往往從VCO開始，因?yàn)閼T性認(rèn)為VCO的噪聲最難優(yōu)化，有時(shí)為了簡化（偷懶）會(huì)忽略Divider、Refclk、甚至PFD+CP上的噪聲...

2023-10-31 標(biāo)簽：鎖相環(huán)VCO鑒相器 2627 0

如何做一個(gè)低抖動(dòng)的PLL？PLL噪聲優(yōu)化

Xilinx最新一代UltraScale+ FPGA ^[1]^ 將RF AD/DA、SerDes等系統(tǒng)完美集成在一顆芯片打造出了一個(gè)全方位的通信鏈

2023-10-31 標(biāo)簽：VCOCMOS電路PLL電路 3189 0

分享一種STM32F407的鎖相環(huán)PLL重新配置方法

老農(nóng)最近搞基于STM32F407的IAP升級(jí)固件升級(jí)功能，遇到了這樣一個(gè)問題：IAP引導(dǎo)程序和APP程序都是基于STM32CUBEMX的程序模板生成，單...

2023-10-30 標(biāo)簽：鎖相環(huán)寄存器STM32F407 2746 0

串并聯(lián)阻抗的等效互換

本期先補(bǔ)充學(xué)習(xí)一下本科課程中講到的串并聯(lián)阻抗的等效互換（雖然很簡單，但重點(diǎn)是在工程中怎么用這個(gè)知識(shí)點(diǎn)），隨后以LC-tank PLL中的電容陣列為例

2023-10-30 標(biāo)簽：VCOLC振蕩器寄生電容 5709 0

雙通道鎖相環(huán)結(jié)構(gòu)設(shè)計(jì)

傳統(tǒng)PLL大都采用單通道控制技術(shù)，其結(jié)構(gòu)框圖和調(diào)諧曲線如圖1所示。

2023-10-30 標(biāo)簽：鎖相環(huán)壓控振蕩器CMOS工藝 1564 0