SystemVerilog中的聯(lián)合(union)介紹

在 SystemVerilog 中，聯(lián)合只是信號，可通過不同名稱和縱橫比來加以引用。

2023-10-08 標(biāo)簽：RTLVerilog語言 1725 0

systemverilog：logic比reg更有優(yōu)勢？

在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的...

2023-09-28 標(biāo)簽：驅(qū)動器仿真器RTL 2830 0

節(jié)省編譯時間的解決方法

影響編譯時間的因素有很多，包括工具流程、工具設(shè)置選項(xiàng)、RTL 設(shè)計(jì)、約束編輯、目標(biāo)器件以及設(shè)計(jì)實(shí)現(xiàn)期間各工具所面臨的任何關(guān)鍵問題。除此之外，所使用的機(jī)器...

2023-09-27 標(biāo)簽：fpgaRTL編譯時間 862 0

如何脫離Vivado建立單獨(dú)仿真環(huán)境軟件呢？

FPGA項(xiàng)目開發(fā)的過程中，需要完成設(shè)計(jì)代碼開發(fā)、驗(yàn)證環(huán)境搭建、仿真分析、板級驗(yàn)證等操作，在這個過程中，許多操作雖然必不可少但是步驟是重復(fù)的。

2023-09-27 標(biāo)簽：fpgaFPGA設(shè)計(jì)仿真 1737 0

如何讓級聯(lián)URAM獲得最佳時序性能

在上一篇文章里《如何使用UltraScale+芯片中UltraRam資源》，我們向大家介紹了在RTL設(shè)計(jì)中使用URAM的方法。其中，我們推薦大家使用Xi...

2023-09-26 標(biāo)簽：芯片XilinxRTL 3363 0

為多個Vivado?工程復(fù)用遠(yuǎn)程IP高速緩存

在設(shè)計(jì)周期中，您可保留多個版本的工程，這些工程使用相同的 IP 和相同的配置。重新運(yùn)行整個工程會導(dǎo)致每次都要重新生成 IP，很費(fèi)時間。

2023-09-22 標(biāo)簽：存儲器RTLVivado 1010 0

什么是DFX技術(shù)？DFX設(shè)計(jì)一定要執(zhí)行設(shè)計(jì)規(guī)則檢查嗎？

DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partial Reconfiguration）。

2023-09-21 標(biāo)簽：fpgaVHDL語言RTL 8245 0

IC設(shè)計(jì)：接口X態(tài)隔離設(shè)計(jì)

雖然真實(shí)芯片中，寄存器初始狀態(tài)值只會為1或者為0。但是在RTL級仿真過程中X態(tài)的傳播經(jīng)常會給咱們造成很多麻煩，例如部分信號期望為0，但是仿真結(jié)果顯示為X態(tài)。

2023-09-20 標(biāo)簽：寄存器IC設(shè)計(jì)RTL 848 0

verilog語法說明之case casez case

在rtl仿真中，有四種狀態(tài)，分別是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 標(biāo)簽：仿真VerilogRTL 2514 0

教你學(xué)Vivado—以2選1多路選擇器為例

在EGO1開發(fā)板上實(shí)現(xiàn)2選1多路選擇器。

2023-10-02 標(biāo)簽：RTLFPGA芯片時序仿真 3516 0

為什么說Vivado是基于IP的設(shè)計(jì)？

Vivado是Xilinx公司2012年推出的新一代集成開發(fā)環(huán)境，它強(qiáng)調(diào)系統(tǒng)級的設(shè)計(jì)思想及以IP為核心的設(shè)計(jì)理念，突出IP核在數(shù)字系統(tǒng)設(shè)計(jì)中的作用。

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)寄存器C語言 2552 0

什么是邏輯綜合？邏輯綜合的流程有哪些？

邏輯綜合是將RTL描述的電路轉(zhuǎn)換成門級描述的電路，將HDL語言描述的電路轉(zhuǎn)換為性能、面積和時序等因素約束下的門級電路網(wǎng)表。

2023-09-15 標(biāo)簽：寄存器RTLSDC 6169 0

Formal Verify形式驗(yàn)證的流程概述

Formal Verify，即形式驗(yàn)證，主要思想是通過使用數(shù)學(xué)證明的方式來驗(yàn)證一個修改后的設(shè)計(jì)和它原始的設(shè)計(jì)，在功能上是否等價(jià)。

2023-09-15 標(biāo)簽：RTL形式驗(yàn)證SPEC 1610 0

Verilog UDPs的語法說明

User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構(gòu)建組合邏輯模型和時序邏輯模型。

2023-09-13 標(biāo)簽：寄存器仿真Verilog 1607 0

談?wù)剮追N芯片設(shè)計(jì)增加代碼復(fù)用性的方法

很多芯片在設(shè)計(jì)之初，就已經(jīng)考慮如何增加代碼的復(fù)用性，盡量減少工作量，降低錯誤概率。

2023-09-12 標(biāo)簽：fpga加速器芯片設(shè)計(jì) 1590 0

阻塞賦值與非阻塞賦值

”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對兩種賦值方式進(jìn)行比較。方便進(jìn)行理解和使用。

2023-09-12 標(biāo)簽：RTL時序邏輯電路阻塞賦值 1303 3

基于循環(huán)隊(duì)列的FIFO緩存實(shí)現(xiàn)

FIFO緩存是介于兩個子系統(tǒng)之間的彈性存儲器，其概念圖如圖1所示。它有兩個控制信號，wr和rd，用于讀操作和寫操作。當(dāng)wr被插入時，輸入的數(shù)據(jù)被寫入緩存...

2023-09-11 標(biāo)簽：寄存器fifoVerilog 1049 0

一種簡單的、真實(shí)的基于循環(huán)序列的FIFO緩存設(shè)計(jì)

FIFO緩存是介于兩個子系統(tǒng)之間的彈性存儲器，其概念圖如圖1所示。它有兩個控制信號，wr和rd，用于讀操作和寫操作

2023-09-11 標(biāo)簽：控制器寄存器RTL 799 0

clock-gating的綜合實(shí)現(xiàn)

在ASIC設(shè)計(jì)中，項(xiàng)目會期望設(shè)計(jì)將代碼寫成clk-gating風(fēng)格，以便于DC綜合時將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。

2023-09-04 標(biāo)簽：寄存器IC設(shè)計(jì)ASIC設(shè)計(jì) 2333 0