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      標簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個 瀏覽：112052次 帖子：937個

      verilog技術(shù)

      SystemVerilog中枚舉類型的使用建議

      SystemVerilog中枚舉類型雖然屬于一種“強類型”，但是枚舉類型還是提供了一些“不正經(jīng)”的用法可以實現(xiàn)一些很常見的功能，本文將示例一些在枚舉類型...

      2022-09-01 標簽：VerilogSystem枚舉 2071 0

      FPGA有哪些優(yōu)質(zhì)的帶源碼的IP開源網(wǎng)站?

      Opencores是一個開源的數(shù)字電路設計社區(qū)，它提供了免費的開源IP（知識產(chǎn)權(quán)）核心，讓工程師和愛好者們可以使用這些IP核心來構(gòu)建自己的數(shù)字電路設計。...

      2023-04-03 標簽：fpgaVerilogHDL 2067 0

      使用Verilog/SystemVerilog硬件描述語言練習數(shù)字硬件設計

      HDLBits 是一組小型電路設計習題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習數(shù)字硬件設計~

      2022-08-31 標簽：電路設計硬件Verilog 2067 0

      Interface接口的優(yōu)勢和使用示例

      Interface接口的優(yōu)勢和使用示例

      將設計和驗證從邏輯上和時間上分開，使得兩個小組可以相對獨立。

      2023-09-01 標簽：接口IC設計Verilog 2057 0

      Fpga Verilog SDRAM模塊—單字讀寫案例

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      筆者與SDRAM有段不短的孽緣，它作為冤魂日夜不斷糾纏筆者。筆者嘗試過許多方法將其退散，不過屢試屢敗的筆者，最終心情像橘子一樣橙。

      2023-12-15 標簽：fpgaSDRAMVerilog 2036 0

      IC設計之Verilog代碼規(guī)范

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      Verilog規(guī)范對于一個好的IC設計至關(guān)重要。

      2023-08-17 標簽：IC設計Verilog程序 2032 0

      如何使用verilog參數(shù)和generate語句來編寫可重用的verilog代碼？

      與大多數(shù)編程語言一樣，我們應該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項目的開發(fā)時間，因為我們可以更輕松地將代碼從一個設計移植到另一個設計。

      2023-05-08 標簽：Verilog計數(shù)器編程語言 2029 0

      Verilog設計中函數(shù)和任務的作用分析

      任務和函數(shù)在Verilog中用于描述常用的功能行為。與其在不同的地方復制相同的代碼，不如根據(jù)需求使用函數(shù)或任務，這是一種良好且常見的做法。為了便于代碼維...

      2022-03-15 標簽：Verilog 2013 0

      FPGA入門之模塊結(jié)構(gòu)

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      模塊（ module）是 Verilog 的基本描述單位， 是用于描述某個設計的功能或結(jié)構(gòu)及與其他模塊通信的外部端口。 模塊在概念上可等同一個器件...

      2023-03-21 標簽：模塊cpuVerilog 2008 0

      verilog雙向端口的使用

      在Verilog硬件描述語言中，端口是指連接模塊（Module）與其他模塊、寄存器或是物理設備的輸入或輸出接口。單向端口可以作為輸入或輸出使用，而雙向端...

      2024-02-23 標簽：模塊接口硬件 2007 0

      Verilog中阻塞和非阻塞賦值金規(guī)

      對于VerilogHDL語言中，經(jīng)常在always模塊中，面臨兩種賦值方式：阻塞賦值和非阻塞賦值。對于初學者，往往非常迷惑這兩種賦值方式的用法，本章節(jié)主...

      2023-06-01 標簽：模塊VerilogHDL 2001 0

      基于Corundum架構(gòu)的100G RDMA網(wǎng)卡設計

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      傳統(tǒng)TCP/IP技術(shù)處理數(shù)據(jù)包需通過操作系統(tǒng)和其他軟件層，導致數(shù)據(jù)在系統(tǒng)內(nèi)存、處理器緩存和網(wǎng)絡控制器緩存間頻繁復制，增加了服務器CPU和內(nèi)存的負擔，特別...

      2023-10-24 標簽：內(nèi)存網(wǎng)卡Verilog 1999 0

      關(guān)于FPGA的開源項目介紹

      關(guān)于FPGA的開源項目介紹

      Hello，大家好，之前給大家分享了大約一百多個關(guān)于FPGA的開源項目，涉及PCIe、網(wǎng)絡、RISC-V、視頻編碼等等，這次給大家?guī)淼氖遣豢菰锏膴蕵讽?..

      2024-01-10 標簽：fpga內(nèi)核Verilog 1999 0

      在questasim里如何設置和查看種子值呢？

      在systemverilog代碼運行中，EDA工具會先給1個隨機種子值(seed)，所有代碼里的隨機數(shù)都是根據(jù)這個初始種子衍生出來的。

      2023-05-29 標簽：EDA工具VerilogTCL 1996 0

      關(guān)于HDLBits的Verilog實現(xiàn)

      從這一題開始我們將進行過程塊的學習，也就是時序和組合邏輯的一些知識，下面簡單介紹一下這方面知識：

      2022-09-16 標簽：fpga硬件Verilog 1988 0

      基于Verilog的開關(guān)級建模

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      開關(guān)級建模是比門級建模更為低級抽象層次上的設計。在極少數(shù)情況下，設計者可能會選擇使用晶體管作為設計的底層模塊。隨著電路設計復雜度及相關(guān)先進工具的出現(xiàn)，以...

      2023-03-30 標簽：開關(guān)電路設計信號 1978 0

      正點原子開拓者FPGA視頻:Verilog基礎語法

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      　　Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和...

      2019-09-19 標簽：fpgaverilog 1965 0

      異步FIFO之Verilog代碼實現(xiàn)案例

      同步FIFO的意思是說FIFO的讀寫時鐘是同一個時鐘，不同于異步FIFO，異步FIFO的讀寫時鐘是完全異步的。同步FIFO的對外接口包括時鐘，清零，讀請...

      2022-11-01 標簽：dsp單片機fifo 1964 0

      FPGA之硬件語法篇：Verilog關(guān)鍵問題解惑

      FPGA之硬件語法篇：Verilog關(guān)鍵問題解惑

      大家都知道軟件設計使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設計使用的是HDL語言，例如VHDL和Verilog HDL。說的直白點，...

      2019-12-05 標簽：fpgaverilog代碼 1960 0

      常見的Verilog行為級描述語法

      常見的Verilog行為級描述語法

      常見的模塊介紹：選擇器；譯碼器；解碼器；比較器。這里我們主要從常見的Verilog描述的層面去介紹，而不著重考慮電路。

      2023-05-30 標簽：解碼器比較器Verilog 1952 0

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        Protues
        +關(guān)注
        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風標電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
      • 靜電防護
        靜電防護
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進行靜電中和等。
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        Altium Designer
        +關(guān)注
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        FPGA芯片
        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。
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        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強，編程門檻降低，即使沒有編程經(jīng)驗的人也可以嘗試給Arduino控制器編寫程序。
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        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應用極限，汽車工業(yè)正面臨新的設計挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時間內(nèi)，裝備消費者所需的新一代汽車。
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        +關(guān)注
        pcb封裝就是把 實際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時進行調(diào)用。
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        +關(guān)注
        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。
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        +關(guān)注
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        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時鐘源
        時鐘源
        +關(guān)注
        時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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        +關(guān)注
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        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實現(xiàn)與其相當性能，性價比提高了一倍，功耗降低了一半。
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