完善資料讓更多小伙伴認(rèn)識你，還能領(lǐng)取20積分哦，立即完善>
標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
文章：708個 瀏覽：112052次 帖子：937個
怎么用emac實(shí)現(xiàn)Verilog自動連線呢？
我們在編寫一些比較復(fù)雜的Verilog代碼時，通常需要進(jìn)行大量的手動連線工作，這種工作十分容易出錯，并且在代碼模塊的嵌套層級較多時，更改里層的一個代碼
2024-01-24 標(biāo)簽：VerilogDUTUbuntu系統(tǒng) 2245 0
有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機(jī)，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型。
2023-06-01 標(biāo)簽：VerilogRTL有限狀態(tài)機(jī) 2240 0
Design 反相器(DV)是任何產(chǎn)品開發(fā)中必不可少的步驟。 作為質(zhì)量測試的一部分，DV確保設(shè)計(jì)的產(chǎn)品是與預(yù)期的產(chǎn)品spec相同。 不幸的是，許多設(shè)計(jì)項(xiàng)...
我們以一個簡單的加法器為例，來看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件內(nèi)容如下：
基于Verilog計(jì)算精度可調(diào)的整數(shù)除法器的設(shè)計(jì)
除法器是電子技術(shù)領(lǐng)域的基礎(chǔ)模塊，在電子電路設(shè)計(jì)中得到廣泛應(yīng)用。目前，實(shí)現(xiàn)除法器的方法有硬件實(shí)現(xiàn)和軟件實(shí)現(xiàn)兩種方法。硬件實(shí)現(xiàn)的方法主要是以硬件的消耗為代價...
2012-05-24 標(biāo)簽：Verilog精度可調(diào)整數(shù)除法器 2230 0
本章介紹Verilog HDL的基本要素，包括標(biāo)識符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語言中的兩種...
基于Verilog的分?jǐn)?shù)分頻電路設(shè)計(jì)
上一篇文章時鐘分頻系列——偶數(shù)分頻/奇數(shù)分頻/分?jǐn)?shù)分頻，IC君介紹了各種分頻器的設(shè)計(jì)原理，其中分?jǐn)?shù)分頻器較為復(fù)雜，這一篇文章IC君再跟大家聊聊分?jǐn)?shù)分頻的...
2023-04-25 標(biāo)簽：電路設(shè)計(jì)分頻器Verilog 2209 0
以反引號（`）開始的某些標(biāo)識符是 Verilog 系統(tǒng)編譯指令。編譯指令為 Verilog 代碼的撰寫、編譯、調(diào)試等提供了極大的便利。
談?wù)刅erilog/System Verilog和C的幾種交互模式
PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。
從仿真結(jié)果可以看出：在順序塊中，15ns的時候，l1被賦值為8’h2，在25ns的時候，l2被賦值為8’h8；而在并行塊中，10ns的時候，k2被賦值為...
2022-03-15 標(biāo)簽：Verilog 2180 0
FPGA（現(xiàn)場可編程門陣列）開發(fā)涉及多種編程語言和技術(shù).
在FPGA設(shè)計(jì)中怎么應(yīng)用ChatGPT？
科技即生產(chǎn)力，最近，OpenAI 發(fā)布了 ChatGPT，在各大論壇和許多網(wǎng)站上受到了廣泛關(guān)注，ChatGPT是由 OpenAI 提出的大型預(yù)訓(xùn)練語言模...
class，是面向?qū)ο缶幊蹋╫bject-oriented programming (OOP)）的基礎(chǔ)，而OOP可以讓你創(chuàng)建更高抽象級別的驗(yàn)證環(huán)境(如UVM)。
VHDL與Verilog硬件描述語言TestBench的編寫
VHDL與Verilog硬件描述語言在數(shù)字電路的設(shè)計(jì)中使用的非常普遍，無論是哪種語言，仿真都是必不可少的。而且隨著設(shè)計(jì)復(fù)雜度的提高，仿真工具的重要性就越...
任務(wù)就是一段封裝在“task-endtask”之間的程序。任務(wù)是通過調(diào)用來執(zhí)行的，而且只有在調(diào)用時才執(zhí)行
高質(zhì)量的verilog代碼主要包含以下幾個要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。
SystemVerilog中的package和`include有什么不同？
肯定很多人會問為什么有的地方使用package，有的地方使用`include，二者是不是等價的呢？
Verilog例化說明 1.什么是模塊例化？為什么要例化？ 模塊例化可以理解成模塊調(diào)用。對于一個FPGA工程，通常是由一個頂層模塊與多個功能子模塊組成，...
2024-12-17 標(biāo)簽：Verilog數(shù)碼管顯示顯示模塊 2078 0
如果FPGA/微處理器上只剩下一個GPIO，該如何進(jìn)行模擬測量？
在本文中，我們將探討一種溫度-頻率轉(zhuǎn)換器，它只需要使用一個GPIO引腳即可提供準(zhǔn)確的溫度結(jié)果。本文還將演示如何將電壓-頻率轉(zhuǎn)換器用于各種檢測應(yīng)用。
Verilog 是一種用于數(shù)字邏輯電路設(shè)計(jì)的硬件描述語言，可以用來進(jìn)行數(shù)字電路的仿真驗(yàn)證、時序分析、邏輯綜合。
2023-06-10 標(biāo)簽：邏輯電路電路設(shè)計(jì)Verilog 2075 0
換一批
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
| 電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動駕駛 | TI | 瑞薩電子 |
| BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
| 無刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
| 直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
| 步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺 | 無人機(jī) | 三菱電機(jī) | ST |
| 伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國民技術(shù) | Microchip |
| Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
| 示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
| OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
| C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
| Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
| DuerOS | Brillo | Windows11 | HarmonyOS |
關(guān)注我們的微信
下載發(fā)燒友APP
電子發(fā)燒友觀察
版權(quán)所有 ? 湖南華秋數(shù)字科技有限公司
長沙市望城經(jīng)濟(jì)技術(shù)開發(fā)區(qū)航空路6號手機(jī)智能終端產(chǎn)業(yè)園2號廠房3層（0731-88081133）
電子發(fā)燒友 （電路圖） 湘公網(wǎng)安備43011202000918
工商網(wǎng)監(jiān)
湘ICP備2023018690號-1
