3 系統(tǒng)工作流程

　　系統(tǒng)初始化完成后，設(shè)備進行加電自檢。自檢通過后由系統(tǒng)操作員進行仿真場景文件加載，包括系統(tǒng)參數(shù)、目標(biāo)數(shù)量、軌跡、目標(biāo)特性等。啟動仿真后，模擬系統(tǒng)中的寬帶和窄帶分系統(tǒng)是同時工作的，受基帶分系統(tǒng)中的DMU的控制，如圖6所示。

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　　4 DSP軟件實現(xiàn)

　　4．1 基帶分系統(tǒng)的數(shù)字管理單元

　　DMU是系統(tǒng)的核心控制單元。DMU采用CompactPCI接口，板載總?cè)萘?百萬門的Xilinx Vhrex-2Pro FPGA，所采用的DSP為TI的TMS320C6416系列，處理器頻率為600 MHz，同時板上提供了1 GB大容量的DDR存儲器。

　　為了模擬試驗雷達的回波信號，必須要在基帶上對雷達探測射頻信號進行相位和頻率的調(diào)制，并且還要根據(jù)雷達所在場景的不同對回波信號做一定的延遲。DMU通過CPCI單板內(nèi)的DSP將相關(guān)的場景參數(shù)，如目標(biāo)數(shù)量、目標(biāo)延時、目標(biāo)速度、回波的幅度和相位特征調(diào)制等相關(guān)參數(shù)實時加載到FPGA內(nèi)部，然后通過FPGA控制PDDL產(chǎn)生所被探測目標(biāo)的延遲回波信號。DSP控制DDS子板完成信號的相位特征調(diào)制，并完成多普勒頻率偏移調(diào)制，通過對中頻調(diào)制解調(diào)組件的幅度控制來實現(xiàn)幅度特征調(diào)制。

　　目標(biāo)的特征調(diào)制數(shù)據(jù)以．tea文件格式預(yù)先存儲在操控計算機的硬盤。仿真運行時，主控計算機通過CompactPCI接口連續(xù)寫入DMU，DMU將其中的幅度數(shù)據(jù)通過CPCI接口的J4／J5輸出到中頻調(diào)制組件實現(xiàn)對目標(biāo)信號的幅度特征調(diào)制。DMU板載的DDS模塊通過FPGA接口，采用AD9858實現(xiàn)，工作時鐘頻率為1 GHz。3塊DDS子板用以接收通道的本振產(chǎn)生和發(fā)射雙通道的本振輸出，如圖7所示。

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　　4．2 寬帶分系統(tǒng)的任意波形發(fā)生器

　　寬帶分系統(tǒng)的探測目標(biāo)為成像目標(biāo)，試驗雷達所發(fā)射的信號為500 MHz帶寬的線性調(diào)頻波LFM，其脈寬為128／256／512／1024μs。

　　按照雷達發(fā)射寬帶LFM射頻波形的參數(shù)，采用預(yù)先存儲LFM的I／Q基帶分量數(shù)據(jù)在DSP的片外DDR的方法；在雷達場景參數(shù)、目標(biāo)參數(shù)有更新時，DSP利用ED-MA操作將片外DDR的基帶IQ波形數(shù)據(jù)搬移至DSP的L2存儲區(qū)，與目標(biāo)幅度特征參數(shù)進行乘累加運算，同時將目標(biāo)延遲信息調(diào)制到基帶波形。DSP實現(xiàn)I／Q數(shù)據(jù)預(yù)先存儲的方法須借助寬帶上變頻單元的DDS實現(xiàn)頻率、相位實時調(diào)制。

　　在一次仿真過程中，目標(biāo)散射點個數(shù)不發(fā)生變更。散射點的模擬個數(shù)為0～5個；0表示沒有成像目標(biāo)需要仿真。而對于一次仿真過程，目標(biāo)散射點的延遲、幅度、速度參數(shù)會以數(shù)據(jù)幀的方式提前下發(fā)到寬帶分系統(tǒng)兩片6455DSP的片外DDR存儲區(qū)做I／Q分量計算；存儲區(qū)的基地址為0xE0000000。每幀數(shù)據(jù)包含16個雙字；按照最小場景更新周期10 ms計算，30 min仿真時間需要加載的參數(shù)總量為約11 MB的數(shù)據(jù)量。

　　根據(jù)雷達發(fā)射機可能選用的參數(shù)，利用CCS軟件進行任意波形算法的設(shè)計驗證、運行時間估算及程序優(yōu)化，提高目標(biāo)特性數(shù)據(jù)的實時計算速率，滿足雷達場景更新要求小于等于100 ms。仿真的控制主要包括仿真過程中標(biāo)志寄存器的復(fù)位以及每次仿真所涉及的目標(biāo)散射點個數(shù)。兩片DSP定義的仿真控制寄存器的基地址DSP_BaseAdd都為0x009FFE00；另外，DSPA的CE4空間映射有FPGA的片內(nèi)寄存器。C6455 DSP的C程序如下：

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　　上電后，TMS320C6455首先完成PLL、EMIFA、DDR2的時序配置。AWG板雙C6455 DSP的主頻都為1 GHz；板上所載的IDT的雙端口RAM IDT70 T3509有3片。其中兩片位于兩片6455 DSP之間，各自端接兩個DSP的EMI-FA總線，主要用于雙DSP之間的數(shù)據(jù)交換，另外一片兩端都端接在FP-GA，沒有直接和DSP EMIFA接口連接。文中的任意波形發(fā)生器的IQ通道特征數(shù)據(jù)的計算不會涉及到DSP之間的數(shù)據(jù)交換，故寬帶目標(biāo)的雷達回波IQ數(shù)據(jù)寫入到FPGA片內(nèi)的2K字的DPRAM中。

　　5 總結(jié)

　　本模擬器是采用的是操控計算機加DSP和FPGA的組合結(jié)構(gòu)。DSP信號處理技術(shù)要充分利用DSP的信號處理庫和內(nèi)聯(lián)函數(shù)，并合理地進行功能分割以進行充分的優(yōu)化，這樣才能得到最優(yōu)的總體性能。

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