CPLD（Complex Programable Logic Device）是一種復雜的用戶可編程邏輯器件。采用連續(xù)連接結構，延時可預測，從而使電路仿真更加準確。CPLD是標準的大規(guī)模集成電路產品，可用于各種數(shù)字邏輯系統(tǒng)的設計。開發(fā)工具Quartus II、ISE等功能強大，編程語言靈活多樣，使設計開發(fā)縮短了周期。

　　隨著嵌入式的發(fā)展，對數(shù)據(jù)的傳輸和人機交互通信的要求越來越高。而串口通信因其資源消耗少、技術成熟而被廣泛應用。系統(tǒng)中上位機與嵌入式芯片之間的交互通信可以通過專用集成芯片作為外設RS-232異步串行接口，如TI、EXAR、EPIC公司的550、452等系列UAWT集成電路，或在擁有Nios系統(tǒng)的FPGA上可以方便地嵌入UART模塊。但是在設計中用戶會提出自己的要求，如：數(shù)據(jù)加密或只使用UART部分功能等，即要求更靈活的UART.而且有時CPLD資源剩余，出于成本考慮也會要求設計一種模擬的UART.對于上述的兩種情況，就可以在CPLD其豐富的資源上制作一款UART，實現(xiàn)PC機與嵌入式系統(tǒng)之間的數(shù)據(jù)交換。

　　1 串口通信協(xié)議

　　1.1 UART簡介

　　通用異步收發(fā)器（Universal AsynchrONous Receiver Transmitter，UART）。異步通信的特點：不要求收發(fā)雙方時鐘的嚴格一致，實現(xiàn)容易，設備開銷較小。具有相關工業(yè)標準提供的標準的接口電平規(guī)范等優(yōu)點，在工業(yè)控制領域被廣泛采用。

　　異步通信一幀字符信息由4部分組成：起始位、數(shù)據(jù)位、奇偶校驗位和停止位。

　　本設計基于RS-232的數(shù)據(jù)幀結構，設置數(shù)據(jù)幀結構如圖1所示：1 bit起始位，8 bit數(shù)據(jù)位，1 bit停止位，無校驗位。每幀實質上傳送1 Byte數(shù)據(jù)。

　　1.2 自定義數(shù)據(jù)包格式

　　多個上文所描述的幀就可以組成一個數(shù)據(jù)包。串口通信是在RS-232數(shù)據(jù)幀結構的基礎上定義的，傳輸以數(shù)據(jù)包為單位進行。包結構如圖2所示。

　　本文采用和校驗的結構，一個數(shù)據(jù)包包含15 Byte.其中第1個字節(jié)是數(shù)據(jù)包頭即握手字符。第2字節(jié)為控制字符，EE代表寫命令，DD代表讀命令。第3至第14為可利用數(shù)據(jù)。第15字節(jié)作為校驗字符，理論上應等于這個數(shù)據(jù)包中數(shù)據(jù)字符串之和的后8bit.

　　2 設計方案

　　2.1 UART的設計結構

　　筆者設計采用模塊化設計，方案的UART主要由邏輯控制模塊、波特率發(fā)生模塊、發(fā)送模塊和接收模塊等組成。波特率發(fā)生模塊可以建立精確的時鐘，確保數(shù)據(jù)采樣準確、工作時序順暢。邏輯控制模塊、波特率發(fā)生模塊、發(fā)送模塊和接收模塊完成工作有：確定數(shù)據(jù)起始位、數(shù)據(jù)收發(fā)，串并轉換、建立握手連接、判斷命令、數(shù)據(jù)校驗等功能。

　　2.2 狀態(tài)圖

　　利用串口通信在數(shù)據(jù)交互過程中涉及到了多種工作狀態(tài)，情況比較多樣，而利用程序設計中的有限狀態(tài)機（FSM）理論進行編程設計，這個問題可以迎刃而解。

　　有限狀態(tài)機是由寄存器組和組合邏輯構成的硬件時序電路，有限狀態(tài)機的狀態(tài)（即由寄存器組各位的1和0的組合狀態(tài)所構成的有限個狀態(tài)）只能在同一時鐘跳變沿的情況下才能從一個狀態(tài)轉向另一個狀態(tài)。

　　本設計的有限個狀態(tài)編碼使用獨熱碼形式，即寄存器組每一個bit位代表一種狀態(tài)（如“0100”，“1000”為四態(tài)機中的兩種狀態(tài)），這種狀態(tài)碼的好處是避免了狀態(tài)混亂。狀態(tài)機采用Mealy型有限狀態(tài)機，這種狀態(tài)機的下一個狀態(tài)不但取決于各個輸入值，還取決于當前所在狀態(tài)，符合UART的工作原理。

　　邏輯控制模塊、數(shù)據(jù)接收模塊和發(fā)送模塊的設計都使用到了狀態(tài)機，其中以邏輯狀態(tài)機為主狀態(tài)機，其余兩個為從狀態(tài)機。確定各種工作狀態(tài)和工作流程后便可構建出狀態(tài)圖，方便直觀地進行后續(xù)設計。

　　通過狀態(tài)圖可以方便、準確地得到程序設計框圖如圖4所示。

　　能得到較好的實驗數(shù)據(jù)。

　　3.4 發(fā)送器

　　發(fā)送器在接收邏輯處理模塊給出的命令后發(fā)送相應的數(shù)據(jù)給PC機。發(fā)送內容主要包括：數(shù)據(jù)正確或握手成功信息DD，示意PC機繼續(xù)下一步操作；數(shù)據(jù)重發(fā)或握手失敗CC，示意PC機重新發(fā)送數(shù)據(jù)；以及PC機欲從嵌入式系統(tǒng)中讀出的數(shù)據(jù)。

　　4 實驗驗證

　　工程設計的某嵌入式系統(tǒng)要求PC機向CPLD發(fā)送數(shù)據(jù)。CPLD選用ATREL公司的MAX7000系列芯片EPM7128SLC84-15.芯片擁有2 500個可使用門陣列、128個宏單元、8個邏輯陣列塊、84個用戶I/O接口。CPLD的IO操作電平是TTL電平，通過MAX232電平轉換芯片將PC機串口電平轉換為TTL電平，就建立起了串口通信的電氣基礎。PC機上擁有VC++編寫的數(shù)據(jù)下載程序，波特率為9600 bit/s，每個數(shù)據(jù)幀含1位起始位，8位數(shù)據(jù)位，無校驗位，1位停止位。通信數(shù)據(jù)格式用上文提到的和校驗數(shù)據(jù)格式，以數(shù)據(jù)包為單位發(fā)送，如圖6所示。

　　圖6 數(shù)據(jù)下載

　　從實驗結果可看到PC機每發(fā)送一個完整的15 Byte數(shù)據(jù)包，CPLD回復握手成功和數(shù)據(jù)校驗正確，表明設計可行。

　　5 結束語

　　本文從工程設計實際出發(fā)，沒有選取通用的UART芯片，通過分析異步通信中UART的結構特點，運用CPLD的豐富資源和一些工程技術制作了自定義通信數(shù)據(jù)包格式的串口通信模塊。通過與PC機上數(shù)據(jù)傳輸程序聯(lián)試，實現(xiàn)了信息的傳輸和人機互動，證明設計方案的正確。如今嵌入式技術應用十分廣泛而且市場需求很廣闊，PC機與嵌入式系統(tǒng)的通信實現(xiàn)了人機互動使系統(tǒng)功能更加強大。研究對增強嵌入式系統(tǒng)操作性有重要意義。