半導(dǎo)體技術(shù)的未來通常通過光刻設(shè)備的鏡頭來看待，盡管幾乎無(wú)休止地存在極具挑戰(zhàn)性的技術(shù)問題，但光刻設(shè)備繼續(xù)為未來的工藝節(jié)點(diǎn)提供更好的分辨率。

　　多年來，光刻技術(shù)一直被視為與制造相關(guān)的主要門控因素，阻礙了器件持續(xù)到7nm工藝節(jié)點(diǎn)的晶圓廠吞吐量。這些問題已經(jīng)得到解決，但許多新的問題即將出現(xiàn)，以及一些重要的改進(jìn)。

　　來自設(shè)計(jì)、光刻、測(cè)試和測(cè)量以及封裝界的行業(yè)專家齊聚今年的 SEMICON West 和 DAC，討論極紫外 （EUV） 和即將推出的高數(shù)值孔徑 EUV（高數(shù)值孔徑 EUV）的產(chǎn)品路線圖，包括最新的研發(fā)工作，以及推進(jìn)光刻創(chuàng)新和擴(kuò)展密度的障礙。討論的領(lǐng)域包括提高功率和工藝效率，增強(qiáng)計(jì)量技術(shù)，以及探索新的解決方案，如曲線掩膜和光刻膠的新化學(xué)物質(zhì)。然而，在這些進(jìn)步中，始終專注于實(shí)現(xiàn)更高的產(chǎn)量、更高的吞吐量和更低的每片芯片成本。

　　高數(shù)值孔徑EUV 今年的大部分討論都集中在EUV的下一步發(fā)展以及高數(shù)值孔徑EUV的時(shí)間表和技術(shù)要求上。ASML戰(zhàn)略營(yíng)銷高級(jí)總監(jiān)Michael Lercel表示，其目標(biāo)是提高EUV的能源效率，以及下一代高數(shù)值孔徑EUV工具的發(fā)展?fàn)顩r。

　　“EUV工具不是最節(jié)能的，但我們正在盡一切努力提高能源效率和工具本身，從而顯著提高制造每個(gè)晶圓所需的能量，”Lercel說，并強(qiáng)調(diào)了數(shù)值孔徑（NA）在這些工具的發(fā)展中的作用。雖然每次曝光的總能耗遠(yuǎn)高于 193i 光刻，但支持高密度器件的單一圖案化的能力意味著需要更少的曝光。這反過來又減少了整體能量輸出和循環(huán)時(shí)間。

　　High-NA將數(shù)值孔徑從0.33增加到0.55，將分辨率從約26至30納米間距提高到16納米間距。通過增加數(shù)值孔徑，分辨率會(huì)提高，但光學(xué)元件必須變得更大。這需要一臺(tái)更大的機(jī)器，這帶來了額外的好處。更大的工具旨在提高可維護(hù)性，以保持高生產(chǎn)率水平，并縮短維修后恢復(fù)生產(chǎn)的時(shí)間。新的高數(shù)值孔徑系統(tǒng)也更加模塊化，使服務(wù)團(tuán)隊(duì)更容易更換單個(gè)模塊。

　　Lercel透露，第一個(gè)完全組裝的系統(tǒng)已經(jīng)建成，但由于沒有最終的光學(xué)元件，因此尚未投入使用。他預(yù)計(jì)這些系統(tǒng)將在今年晚些時(shí)候首次出現(xiàn)。

　　“我們預(yù)計(jì)未來幾年將出現(xiàn)0.55的插入，并預(yù)計(jì)客戶將在2025年開始將其投入生產(chǎn)，”他說（見圖1）?！霸谀侵螅覀冋谔剿骶哂?.75數(shù)值孔徑的hyper-NA，我們預(yù)計(jì)這將在大約十年內(nèi)出現(xiàn)。

　　圖1：ASML預(yù)計(jì)0.55將在四年內(nèi)投產(chǎn)，0.75 Hyper EUV將在大約十年內(nèi)投產(chǎn)。資料來源：ASML/SEMICON West

　　電子束計(jì)量

　　使用較高的數(shù)值孔徑進(jìn)行曝光意味著光線以較小的角度（稱為入射角）照射到晶圓上。因此，晶圓上特征的垂直結(jié)構(gòu)或“縱橫比”變得更具挑戰(zhàn)性，難以準(zhǔn)確觀察和測(cè)量。應(yīng)用材料公司高級(jí)總監(jiān)Ofer Adan討論了對(duì)更先進(jìn)的計(jì)量工具來支持高數(shù)值孔徑工藝的需求。在 2nm 及以上的節(jié)點(diǎn)，使用傳統(tǒng)電子束技術(shù)的成像能力，缺陷變得更加難以檢測(cè)。

　　Adan指出，冷場(chǎng)發(fā)射（CFE）技術(shù)的最新發(fā)展是滿足高數(shù)值孔徑計(jì)量需求的一種可能解決方案。CFE 是一種在較低溫度下工作的電子束源，與傳統(tǒng)的熱離子源相比具有多項(xiàng)優(yōu)勢(shì)，包括提高空間分辨率、更好的光束穩(wěn)定性和減少球面像差。與傳統(tǒng)的熱場(chǎng)發(fā)射 （TFE） 技術(shù)相比，CFE 在室溫下工作，從而產(chǎn)生更窄、更高能量的電子束，從而產(chǎn)生更高的分辨率和更快的成像速度（見圖 2）。該技術(shù)的較高亮度有助于提供更高分辨率的成像和測(cè)量，但較小的光斑尺寸意味著吞吐量會(huì)受到顯著影響。

　　“CFE存在熱場(chǎng)曲線，這是成像速度和分辨率之間的權(quán)衡，”Adan說?！澳梢越档头直媛什@得更快的吞吐量，也可以保持相同的速度并獲得更高的分辨率。CFE 的速度比 TFE 快 10 倍。

　　圖 2：CFE 在相同分辨率下提供 10 倍的成像速度。資料來源：Applied Materials/SEMICON West。

　　直到最近，CFE的使用僅限于實(shí)驗(yàn)室環(huán)境，因?yàn)殡娮邮姆€(wěn)定性不足以滿足大批量半導(dǎo)體制造的嚴(yán)格要求。Adan提到了兩項(xiàng)創(chuàng)新，它們解決了穩(wěn)定性挑戰(zhàn)。一種是色譜柱內(nèi)部的極高真空，第二種是周期性自清潔過程，可連續(xù)去除 CFE 源中的污染物，從而實(shí)現(xiàn)穩(wěn)定和可重復(fù)的性能。

　　高數(shù)值孔徑

　　的新工藝技術(shù) TEL蝕刻業(yè)務(wù)部總監(jiān)Angélique Raley指出了塑造EUV未來的兩個(gè)重要趨勢(shì)。首先是從 2D 結(jié)構(gòu)到 3D 結(jié)構(gòu)的轉(zhuǎn)變，特別是從 finFET 到全柵極 （GAA） 器件的過渡，這對(duì)芯片制造所需的工藝產(chǎn)生了重大影響。第二個(gè)問題圍繞著EUV的持續(xù)臨界縮放，特別是當(dāng)它涉及將金屬間距降低到低至12 nm時(shí)。

　　Raley表示：“隨著我們從GAA轉(zhuǎn)向堆疊通道FET（CFET），我們面臨著更高的縱橫比要求?！斑@一發(fā)展再次強(qiáng)調(diào)了高度可控的各向同性和定向蝕刻工藝的重要性?！?/p>

　　全柵極 （GAA） 器件將由涉及多層的外延 （epi） 沉積來定義，要求對(duì)該沉積過程進(jìn)行無(wú)可挑剔的控制。半導(dǎo)體制造商將需要設(shè)計(jì)高度受控的各向同性蝕刻，以選擇性地同時(shí)在各個(gè)方向上蝕刻材料。

　　等離子體蝕刻仍然是必不可少的，特別是對(duì)于高縱橫比蝕刻。例如，接觸式蝕刻是一種復(fù)雜的氧化物蝕刻工藝，需要高度的控制。

　　隨著高數(shù)值孔徑EUV的推出，制造商將不得不決定是使用化學(xué)放大的光刻膠還是基于金屬氧化物的光刻膠。這種轉(zhuǎn)變，加上焦深的降低，將需要更薄的光刻膠，因此需要高精度的蝕刻工藝控制。更薄的光刻膠也意味著硬掩模的更廣泛使用，因?yàn)楣饪棠z本身在蝕刻化學(xué)中侵蝕得更快。

　　干式光刻膠 高數(shù)值孔徑光刻膠問題的

　　一種解決方案是干式光刻膠。Lam Research的EUV干式光刻膠營(yíng)銷高級(jí)總監(jiān)Benjamin Eynon表示，與傳統(tǒng)的化學(xué)放大（CAR）光刻膠工藝相比，干式光刻膠使用氣體前驅(qū)體工藝，涉及干式光刻膠材料和干式顯影工藝。它的分子尺寸比CAR小六倍，可以打印出更精細(xì)的細(xì)節(jié)（見圖3）。它還通過消除液體來簡(jiǎn)化流程，從而減少了圖案塌陷的可能性。Eynon 指出，干式光刻膠還可以減少 5 倍到 10 倍的浪費(fèi)，使其成為更環(huán)保的選擇。

　　圖3：干式光刻膠成像可以對(duì)16nm和13nm的線和空間進(jìn)行圖案設(shè)計(jì)，線寬粗糙度為3nm。資料來源：Lam Research/SEMICON West

　　“干式光刻膠可以產(chǎn)生更一致和可預(yù)測(cè)的結(jié)構(gòu)，同時(shí)減少浪費(fèi)，”Eynon說?！拔覀?cè)诟邤?shù)值孔徑方面也有分辨率優(yōu)勢(shì)，CAR在35nm間距以下掙扎，我們看到的結(jié)果遠(yuǎn)低于這個(gè)水平?！?/p>

　　他解釋說，與傳統(tǒng)的CAR相比，使用干式光刻膠更改光刻膠厚度要簡(jiǎn)單得多?！斑^去，如果我不得不向光刻膠供應(yīng)商索要一種紡絲更薄的光刻膠，我將不得不等待六個(gè)月才能進(jìn)行所有測(cè)試?，F(xiàn)在我們可以改變配方并放下它。

　　干式光刻膠在加工窗口和缺陷性方面具有優(yōu)勢(shì)，可以忽略不計(jì)，但仍有障礙需要克服。降低高數(shù)值孔徑的劑量會(huì)導(dǎo)致粗糙度增加，因此需要做更多的工作來平衡劑量減少與其他因素，如線寬粗糙度 （LWR）。

　　imec高級(jí)圖案、工藝和材料高級(jí)副總裁Steven Scheer也強(qiáng)調(diào)了金屬氧化物抗蝕劑相對(duì)于CAR在高數(shù)值孔徑提供的較小間距下進(jìn)行線和空間成像的局限性的優(yōu)勢(shì)。但他補(bǔ)充說，需要進(jìn)一步的研究來減少劑量并改善缺陷率。EUV掃描儀的劑量越低，通量就越高。

　　Imec和ASML目前正在荷蘭費(fèi)爾德霍芬的ASML園區(qū)內(nèi)建設(shè)一條高NA試驗(yàn)線。該項(xiàng)目將于 2024 年上半年開放，用于合作研究、測(cè)試和開發(fā)高數(shù)值孔徑 EUV 光刻的工具和工藝。

　　“高數(shù)值孔徑EUV與其說是一場(chǎng)革命，不如說是一種進(jìn)化，”Scheer說。“我們必須壓縮時(shí)間，在大約兩年內(nèi)生產(chǎn)出這些新技術(shù)。Scheer預(yù)計(jì)，高數(shù)值孔徑的理想插入點(diǎn)將是14埃（1.4納米）節(jié)點(diǎn)。

　　高數(shù)值孔徑EUV的另一個(gè)挑戰(zhàn)涉及計(jì)量學(xué)，特別是在非常薄的材料成像方面。Scheer列舉了在CD SEM中測(cè)量微弱信號(hào)回波的困難。優(yōu)化著陸能量、不同材料和機(jī)器學(xué)習(xí)算法以進(jìn)行去噪、對(duì)比度提取或自動(dòng)缺陷分類是潛在的解決方案。

　　掩模創(chuàng)新是Scheer認(rèn)為是高數(shù)值孔徑EUV演進(jìn)過程的另一個(gè)關(guān)鍵領(lǐng)域。

　　“在掩模和成像方面，重要的關(guān)鍵因素之一是我們探索低n掩模，以提高整體對(duì)比度，”Scheer說。“當(dāng)你開始達(dá)到24納米間距或更低時(shí)，除非你真的實(shí)現(xiàn)了低n掩模，否則你就會(huì)開始失去對(duì)比度。因此，我們認(rèn)為這是一項(xiàng)需要開發(fā)的重要技術(shù)。

　　用于曲線設(shè)計(jì)的

　　曲線掩模 三十年來，半導(dǎo)體掩模技術(shù)基本保持不變，掩模的制作是在可變成型機(jī)上進(jìn)行的，這些機(jī)器將可變?cè)拗圃?45 度角。隨著特征的縮小和變得更加復(fù)雜，電子束和多波束掩模寫入器提供了設(shè)計(jì)的靈活性?，F(xiàn)在，幾乎 100% 的掩模都是使用多光束技術(shù)制作的，這為在高數(shù)值孔徑系統(tǒng)上進(jìn)行更復(fù)雜、更高效的設(shè)計(jì)帶來了新的機(jī)會(huì)。

　　在DAC的小組演講中，D2S首席執(zhí)行官Aki Fujimura討論了曲線制造的出現(xiàn)，以及其在提高良率、減小芯片尺寸、使用更少功率以及提高性能和可靠性方面的潛力。

　　“現(xiàn)在，任何形狀都可以在相同的時(shí)間內(nèi)以相同的精度進(jìn)行投影，”Fujimura說?！懊砂鎸懭霑r(shí)間不再是你試圖呈現(xiàn)的形狀的函數(shù)，因此無(wú)論你投射的形狀如何，蒙版成本都是恒定的?！?/p>

　　高數(shù)值孔徑EUV的一個(gè)關(guān)鍵目標(biāo)是降低復(fù)雜性，減少晶圓制造的整體周轉(zhuǎn)時(shí)間和成本，而曲線掩模有望在這些領(lǐng)域取得重大改進(jìn)。

　　Perceive 首席執(zhí)行官 Steve Teig 演示了曲線設(shè)計(jì)如何將芯片設(shè)計(jì)中的通孔數(shù)量減少多達(dá) 50%，將布線減少 30%，并將制造成本降低多達(dá) 30%（見圖 4）。“減少通孔的數(shù)量可以比你想象的更短地減少導(dǎo)線長(zhǎng)度，”他說?！翱梢源蟠鬁p少通孔的數(shù)量，使芯片更小、更快、更便宜，層數(shù)更少。這就是曲線路線的承諾。

　　圖 4：Perceive 的 Teig 在 DAC 2023 的 Curvy Design Panel 上解釋了為什么通孔不是您的朋友。來源： Semiconductor Engineering / Susan Rambo

　　曲線設(shè)計(jì)還解決了較低節(jié)點(diǎn)的許多隨機(jī)問題。Teig將當(dāng)前的光刻工藝比作用弓箭射向目標(biāo)，瞄準(zhǔn)外緣而不是靶心?！叭绻愦蛴〉氖窍隳c形的線材而不是方形的線材，你可以瞄準(zhǔn)中心，隨機(jī)和線邊緣粗糙度問題就變得不那么成問題了，”他說。

　　變化帶來了另一個(gè)挑戰(zhàn)?！熬攀冉菍?shí)際上不可能在晶圓上生產(chǎn)，”Fujimura補(bǔ)充道?！拔覀冎肋@一點(diǎn)，但這是我們的設(shè)計(jì)，所以我們?cè)噲D盡可能地接近。在制造業(yè)中，最重要的是變化——不僅僅是你想在平均數(shù)上做到這一點(diǎn)，而且你希望使平均值的標(biāo)準(zhǔn)差盡可能小。

　　PDF Solutions總裁兼首席執(zhí)行官John Kibarian強(qiáng)調(diào)，曲線設(shè)計(jì)有望帶來創(chuàng)新的未來，特別是在集成領(lǐng)域，從系統(tǒng)設(shè)計(jì)到原子重排。其獨(dú)特的優(yōu)勢(shì)，例如在保持孔隙率和穩(wěn)定性的同時(shí)降低軌道高度，對(duì)于未來的擴(kuò)展至關(guān)重要。

　　然而，向曲線制造的轉(zhuǎn)變并非沒有挑戰(zhàn)。這種創(chuàng)新設(shè)計(jì)方法的廣泛采用需要對(duì)電子設(shè)計(jì)自動(dòng)化 （EDA） 軟件、組織動(dòng)態(tài)以及測(cè)試和測(cè)量協(xié)議進(jìn)行重大更改。然而，曲線設(shè)計(jì)為半導(dǎo)體制造提供的增加良率、減小芯片尺寸、降低功耗以及增強(qiáng)性能和可靠性的承諾遠(yuǎn)遠(yuǎn)超過了這些障礙。

　　“作為集成商，未來將更多地關(guān)注創(chuàng)新，”Kibarian說?！叭绻憧纯次覀兊男袠I(yè)對(duì)未來十年的看法，那就是從系統(tǒng)設(shè)計(jì)到光刻、計(jì)量學(xué)，再到能夠改進(jìn)工藝的新材料，都是關(guān)于堆棧上下的集成。任何能讓你在保持穩(wěn)定性的同時(shí)減小尺寸、降低功耗和降低成本的東西都會(huì)進(jìn)入這個(gè)過程，這是曲線設(shè)計(jì)最大的潛在好處之一。

　　結(jié)論

　　光刻技術(shù)的發(fā)展是半導(dǎo)體縮放的基石，使電路圖案不斷小型化，電路密度和性能也相應(yīng)提高。隨著更節(jié)能的EUV工具的引入、高數(shù)值孔徑工具的發(fā)展以及提高分辨率和控制尺寸的整體集成創(chuàng)新方法，光刻的未來看起來很有希望。

　　雖然當(dāng)今的行業(yè)在將新材料集成到生態(tài)系統(tǒng)中方面取得了一些成功，但高數(shù)值孔徑器件提供的視場(chǎng)尺寸減小給光刻膠、計(jì)量、掩模制造和工藝控制帶來了新的挑戰(zhàn)。不過，如果說過去 40 年證明了什么，那就是該行業(yè)總能找到前進(jìn)的道路。

　　審核編輯：黃飛