隨著現(xiàn)場可編程門陣列（FPGA）已發(fā)展成為真正的可編程系統(tǒng)級芯片，利用這些芯片設(shè)計(jì)印制電路板（PCB）的任務(wù)變得愈加復(fù)雜。目前動(dòng)輒數(shù)百萬門的電路密度和6Gbps以上的收發(fā)器數(shù)據(jù)傳輸率及其它考慮事項(xiàng)影響著系統(tǒng)開發(fā)人員在機(jī)械和電氣方面的板級設(shè)計(jì)工作。裸片、芯片封裝和電路板構(gòu)成了一個(gè)緊密連結(jié)的系統(tǒng)，在這個(gè)系統(tǒng)中，要完全實(shí)現(xiàn)FPGA的功能，需要對PCB板進(jìn)行精心設(shè)計(jì)。

采用高速FPGA進(jìn)行設(shè)計(jì)時(shí)，在板開發(fā)之前和開發(fā)期間對若干設(shè)計(jì)問題進(jìn)行考慮是十分重要的。其中包括：通過濾波和在PCB板上的所有器件上均勻分配足夠功率來減小系統(tǒng)噪聲；正確端結(jié)信號線，以把反射減至最小；把板上跡線之間的串?dāng)_降至最低；減小接地反彈和Vcc降低（也稱為Vcc凹陷）的影響；正確匹配高速信號線上的阻抗。

任何人在為性能極高的FPGA設(shè)計(jì)IC封裝時(shí)，都必須特別注意信號完整性和適于所有用戶和應(yīng)用的多功能性之間的平衡問題。例如，Altera最大的Stratix II GX器件采用1，508引腳封裝，工作電壓低至1.2V，并具有734個(gè)標(biāo)準(zhǔn)I/O、71個(gè)低壓差分信令（LVDS）信道。它還有20個(gè)高速收發(fā)器，支持高達(dá)6.375Gbps的數(shù)據(jù)率。這就讓該架構(gòu)能夠支持許多高速網(wǎng)絡(luò)和通信總線標(biāo)準(zhǔn)，包括PCI Express和SerialLite II。

在設(shè)計(jì)中，用戶可以通過優(yōu)化引腳排列來減少串?dāng)_。信號引腳應(yīng)該盡可能靠近接地引腳，以縮短封裝內(nèi)的環(huán)路長度，尤其是重要的高速I/O。在高速系統(tǒng)中，主要的串?dāng)_源是封裝內(nèi)信號路徑之間的電感耦合。當(dāng)輸出轉(zhuǎn)換時(shí)，信號必須找到通過電源/接地平面的返回路徑。環(huán)路中的電流變化產(chǎn)生磁場，從而在環(huán)路附近的其它I/O引腳上引起噪聲。同時(shí)轉(zhuǎn)換輸出時(shí)，這種情形加劇。因?yàn)榄h(huán)路越小，感應(yīng)就越小，故電源或接地引腳靠近每個(gè)高速信號引腳的封裝可以把附近I/O引腳上的串?dāng)_影響減至最小。

為了把電路板成本降至最低，并把所有信號路徑的系統(tǒng)信號完整性提高到最大，需要對電路板材料、分層數(shù)目（堆疊）和版圖進(jìn)行精心的設(shè)計(jì)和構(gòu)建。把數(shù)百個(gè)信號從FPGA發(fā)送到板上或其周圍是一個(gè)很困難的任務(wù)，需要使用EDA工具來優(yōu)化引腳的排列和芯片的布局。有時(shí)采用稍微大點(diǎn)的FPGA封裝能夠降低板成本，因?yàn)樗梢詼p少電路板的層數(shù)及其它的板加工限制。

PCB板上的一條高速信號路徑，由一條板上跡線代表，其對中斷非常敏感，如電路板層和電路板連接器之間的通孔。這些及其它中斷都會(huì)降低信號的邊緣速率，造成反射。因此，設(shè)計(jì)人員應(yīng)該避免通孔和通孔根（via stub）。如果通孔是不可避免的，應(yīng)讓通孔引線盡可能地短。對差分信號進(jìn)行布線時(shí)，讓差分對的每一條路徑使用一個(gè)相同結(jié)構(gòu)的通孔；這就讓通孔引起的信號中斷處于共模中。如果可能的話，在常規(guī)通孔處使用盲孔?；蚴褂梅淬@，因?yàn)橥赘膿p耗導(dǎo)致的中斷會(huì)更少。

為了改善時(shí)鐘信號的信號完整性，應(yīng)該遵循以下原則：

在時(shí)鐘信號被發(fā)送到板上元件之前，盡可能將之保持在單個(gè)板層上；始終以一個(gè)平面作為最小參考面。

沿鄰近接地平面的內(nèi)層發(fā)送快速邊緣信號，以控制阻抗，減小電磁干擾。

正確端結(jié)時(shí)鐘信號，以把反射降至最小。

最好使用點(diǎn)對點(diǎn)時(shí)鐘跡線。

圖1：將串?dāng)_降至最低的指導(dǎo)原則。

某些FPGA，如Stratix II GX系列，帶有支持?jǐn)?shù)種I/O標(biāo)準(zhǔn)的片上串聯(lián)端接電阻。這些片上電阻可被設(shè)置為25歐姆或50歐姆的單端電阻，支持LVTTL、LVCMOS和SSTL-18或SSTL-2單端I/O標(biāo)準(zhǔn)；此外，還支持100歐姆的LVDS和HyperTransport輸入端片上差分匹配電阻。差分收發(fā)器I/O帶有可編程為100、120或150歐姆的片上電阻，并可自動(dòng)校準(zhǔn)是反射最小化。

利用內(nèi)部電阻代替外部器件對系統(tǒng)有好幾個(gè)好處。片上端接可以消除引線的影響，并使傳輸線上的反射最小，從而提高信號完整性。片上端接還使所需的外部元件被減至最少，設(shè)計(jì)人員可以使用較少的電阻、較少的板線跡，減小板空間。這樣一來，就可以簡化版圖，縮短設(shè)計(jì)周期，降低系統(tǒng)成本。由于板上元件較少，電路板可靠性也得以增強(qiáng)。

串?dāng)_抑制

電路板設(shè)計(jì)中，為了盡量減少串?dāng)_，微帶線和帶狀線的布線可以遵循幾種指導(dǎo)原則。對于雙帶線版圖，布線是在兩層內(nèi)板上進(jìn)行，兩面都有一個(gè)電壓參考面，這時(shí)最好所有鄰近層板的導(dǎo)線都采用正交布線技術(shù)，盡量增大兩個(gè)信號層之間的介質(zhì)材料厚度，并最小化每個(gè)信號層與其鄰近參考平面間的距離，同時(shí)保持所需要的阻抗。

微帶線或帶狀線布線指導(dǎo)原則

線跡間距至少三倍于電路板布線層間介質(zhì)層的厚度；最好使用仿真工具預(yù)先模擬其行為。

對臨界高速網(wǎng)絡(luò)用差分代替單端拓?fù)?，以把共模噪聲的影響減至最小。在設(shè)計(jì)限度內(nèi)，盡量匹配差分信號路徑的正負(fù)引腳。

減小單端信號的耦合效應(yīng)，留有適當(dāng)間隔（大于三倍的線跡寬度），或者是在不同板層上布線（鄰近層布線彼此正交）。此外，使用仿真工具也是滿足間距要求的一個(gè)好辦法。

把信號端接信號間的并行長度減至最短。