大量的金錢和精力都花在探索FinFET工藝，它會(huì)持續(xù)多久和為什么要替代他們？

　　在近期內(nèi)，從先進(jìn)的芯片工藝路線圖中看已經(jīng)相當(dāng)清楚。芯片會(huì)基于今天的FinFET工藝技術(shù)或者另一種FD SOI工藝的平面技術(shù)，有望可縮小到10nm節(jié)點(diǎn)。但是到7nm及以下時(shí)，目前的CMOS工藝路線圖已經(jīng)不十分清晰。

　　半導(dǎo)體業(yè)已經(jīng)探索了一些下一代晶體管技術(shù)的候選者。例如在7nm時(shí)，采用高遷移率的FinFET，及用III-V族元素作溝道材料來(lái)提高電荷的遷移率。然后，到5nm時(shí)，可能會(huì)有兩種技術(shù)，其中一種是環(huán)柵FET，和另一種是隧道FET（TFET），它們?cè)诒容^中有微弱的優(yōu)勢(shì)。原因都是因?yàn)樽罱KCMOS器件的靜電問(wèn)題，一種是在溝道的四周圍繞著柵極的結(jié)構(gòu)。相比之下，TFETs是依賴陡峭的亞閾值斜率晶體管來(lái)降低功耗。

　　這場(chǎng)競(jìng)賽還遠(yuǎn)未結(jié)束。顯然在芯片制造商之間可能已經(jīng)達(dá)成以下共識(shí)：下一代器件的結(jié)構(gòu)選擇，包括III-V族的FinFET；環(huán)柵的FinFET；量子阱；硅納米線；SOI FinFET和TFET等。

　　未來(lái)仍有很長(zhǎng)的路要走。除此之外，還有另一條路可能采用一種垂直的芯片架構(gòu)，如2.5D/3D堆疊芯片以及單片3DIC。

　　總之，英特爾，臺(tái)積電和一些其他公司，它們均認(rèn)為環(huán)柵技術(shù)可能會(huì)略占上風(fēng)。Intel的Mayberry說(shuō)，英特爾也正在研究它，這可能是能被每個(gè)人都能接受的工藝路線圖。

　　芯片制造商可能需要開發(fā)一種以上的架構(gòu)類型，因?yàn)闆]有一種單一的技術(shù)可為未來(lái)的應(yīng)用是個(gè)理想的選擇。Intel公司副總裁，元件技術(shù)和制造部主任Michael Mayberry說(shuō)。這不可能是一個(gè)單一的答案，有許多不同的答案，將針對(duì)不同的細(xì)分市場(chǎng)?！?/p>

　　英特爾同樣也對(duì)TFET技術(shù)表示出濃厚的興趣，盡管其他人有不同的意見。最終的贏家和輸家將取決于成本，可制造性和功能性。Mayberry說(shuō)，例如，最為看好的是晶體管的柵極四周被碳納米線包圍起來(lái)，但是我們不知道怎樣去實(shí)現(xiàn)它。所以這可能不是一個(gè)最佳的選擇方案，它必須要能進(jìn)行量產(chǎn)。

　　另一個(gè)問(wèn)題是產(chǎn)業(yè)能否保持仍是每?jī)赡甑墓に嚰夹g(shù)節(jié)點(diǎn)的節(jié)奏。隨著越來(lái)越多的經(jīng)濟(jì)因素開始發(fā)揮作用，相信未來(lái)半導(dǎo)體業(yè)移動(dòng)到下一代工藝節(jié)點(diǎn)的時(shí)間會(huì)減緩，甚至可能會(huì)不按70%的比例縮小，而延伸下一代的工藝節(jié)點(diǎn)。

　　延伸FinFET工藝

　　在2014年英特爾預(yù)計(jì)將推出基于14nm工藝的第二代FinFET技術(shù)。同樣在今年，格羅方德，臺(tái)積電和三星也分別有計(jì)劃推出他們的14nm級(jí)的第一代FinFET技術(shù)。

　　intel公司也正分別開發(fā)10nm的FinFET技術(shù)，然而現(xiàn)在的問(wèn)題是產(chǎn)業(yè)如何延伸FinFET工藝？對(duì)于FinFET技術(shù)，IMEC的工藝技術(shù)高級(jí)副總裁，An Steegen說(shuō)，在10nm到7nm節(jié)點(diǎn)時(shí)柵極已經(jīng)喪失溝道的控制能力。Steegen說(shuō)，理想的方案是我們可以把一個(gè)單一的FinFET最大限度地降到寬度為5nm和柵極長(zhǎng)度為10nm。

　　所以到7nm時(shí)，業(yè)界必須考慮一種新的技術(shù)選擇。根據(jù)不同產(chǎn)品的路線圖及行業(yè)高管的見解，主要方法是采用高遷移率或者III-V族的FinFET結(jié)構(gòu)。應(yīng)用材料公司蝕刻技術(shù)部的副總裁Bradley Howard說(shuō)，從目前的態(tài)勢(shì)，在7nm節(jié)點(diǎn)時(shí)III-V族溝道材料可能會(huì)插入。

　　在今天的硅基的FinFET結(jié)構(gòu)中在7nm時(shí)電子遷移率會(huì)退化。由于鍺（Ge）和III-V元素材料具有較高的電子傳輸能力，允許更快的開關(guān)速度。據(jù)專家說(shuō)，第一個(gè)III-V族的FinFET結(jié)構(gòu)可能由在pFET中的Ge組成。然后，下一代的III-V族的FinFET可能由鍺構(gòu)成pFET或者銦鎵砷化物（InGaAs）組成NFET。

　　高遷移率的FinFET也面臨一些挑戰(zhàn)，包括需要具有集成不同的材料和結(jié)構(gòu)的能力。為了幫助解決部分問(wèn)題，行業(yè)正在開發(fā)一種硅鰭的替換工藝。這取決于你的目標(biāo)，但是III-V族的FinFET將最有可能用來(lái)替代鰭的技術(shù)，Howard說(shuō)?；旧希阕龅氖翘娲?。你要把硅鰭的周圍用氧化物包圍起來(lái)。這樣基本上是把硅空出來(lái)用III-V族元素來(lái)替代。

　　什么是環(huán)柵結(jié)構(gòu)

　　在7nm以下，F(xiàn)inFET的結(jié)構(gòu)變得有點(diǎn)冒險(xiǎn)Howard說(shuō)。未來(lái)有潛力的器件中會(huì)采用環(huán)柵結(jié)構(gòu)，使我們有可能在7nm以下節(jié)點(diǎn)時(shí)再延伸幾代。

　　然后，到5nm時(shí)，產(chǎn)業(yè)可能延伸采用高遷移率的FinFET。另一種選擇是建立一個(gè)量子阱的FinFET器件。但是在許多場(chǎng)合可能是下一代的III-V族的FinFET。Howard說(shuō)在量子阱的FinFET中，組成器件的一個(gè)阱把載流子限制在內(nèi)。從學(xué)術(shù)的角度來(lái)看量子阱是十分有趣的。

　　根據(jù)IBM的說(shuō)法，由于在FinFET中鰭的寬度才5nm，溝道寬度的變化可能會(huì)導(dǎo)致不良的VT的變化和遷移率損失。一個(gè)有前途的選擇，采用環(huán)柵的FET可以規(guī)避此問(wèn)題。環(huán)柵FET是一種多柵的結(jié)構(gòu)，其中柵極是放置在一個(gè)溝道的四周?；旧鲜且粋€(gè)硅納米線被柵極包圍 。這就是你的晶體管，它看起來(lái)不同，但實(shí)際上仍是有一個(gè)源，一個(gè)漏和一個(gè)柵極。

　　格羅方德的高級(jí)技術(shù)會(huì)員 An Chen說(shuō) 采用環(huán)柵結(jié)構(gòu)有一些優(yōu)點(diǎn)和缺點(diǎn)，但是我認(rèn)為很有前途。雖然柵極的四周有更好的靜電場(chǎng)，但是也有一些制造工藝的問(wèn)題。

　　環(huán)柵FET工藝制造困難，以及昂貴。它的復(fù)雜性有一例，IBM最近描述了一個(gè)用硅納米線環(huán)柵的MOSFET，它實(shí)現(xiàn)了約30nm的納米線間距和縮小的柵極間距為60nm。這個(gè)器件有一個(gè)有效的12.8nm納米線。

　　在IBM的環(huán)柵極制造工藝中，兩個(gè)landing pads（著陸墊）形成于基板。納米線的形成和水平方向懸浮在著陸墊上。然后，圖案化的垂直柵極在懸浮的納米線上。這樣的工藝使多個(gè)柵極構(gòu)成在共同的懸浮區(qū)上。

　　根據(jù)IBM說(shuō)，形成間隔后，然后在柵極的以外區(qū)域切斷硅納米線，再在間隔的邊緣在原位進(jìn)行摻雜的硅外延生長(zhǎng)，在間隔邊緣的硅納米線其橫截面就顯出來(lái)。最后用傳統(tǒng)的自對(duì)準(zhǔn)鎳基硅化物作接觸和銅互連完成器件的制作。

　　環(huán)柵結(jié)構(gòu)也有其他的作法。例如，新加坡國(guó)立大學(xué)，Soitec和法國(guó)LETI最近描述一個(gè)Ge的環(huán)柵納米線pFET。寬度為3.5nm納米線，該器件還與相變材料Ge2Sb2Te5（GST）集成一體，作為一個(gè)線性的stressor，從而提高它的遷移率。

　　與此同時(shí)，英特爾正在作不同的環(huán)柵結(jié)構(gòu)。Intel的Mayberry說(shuō)，直徑約6nm，我們可以做得更小些。它是由許多不同的材料作成，采用原子層精密生長(zhǎng)在一個(gè)3D空間中。所以相當(dāng)困難進(jìn)行量產(chǎn)。這是一個(gè)尚未解決的問(wèn)題，我們正在研究。

　　其它的選擇

　　環(huán)柵結(jié)構(gòu)不是唯一的選擇。我們的工作還表明，量子阱的FinFET也有相當(dāng)?shù)撵o電的優(yōu)勢(shì)。IMEC的邏輯程序經(jīng)理AaronThean說(shuō)。實(shí)際上，量子阱是一種絕緣的概念，量子阱可被用來(lái)防止泄漏。

　　最近，IMEC，格羅方德和三星演示了一種量子阱的FinFET。它們采用鰭的替換工藝，引變材料Ge基溝道PFET。你可以作一個(gè)量子阱器件用III-V族，也可以不用鍺，甚至不用硅及硅鍺。

　　量子阱器件的另一種形式是采用FDSOI工藝，其中硅作為一個(gè)阱及氧化物作為阻擋層。IBM的顧問(wèn) Ali Khakifirooz說(shuō)，我的觀點(diǎn)是在7nm時(shí)仍然可在SOI上用內(nèi)置形變方式形成一個(gè)Si和SiGe FinFET。

　　IBM也正在進(jìn)行的另一種技術(shù)，稱為“積極縮小的應(yīng)變硅直接在絕緣體上（SSDOI）的FinFET。在這項(xiàng)技術(shù)中，硅片有一個(gè)鍵合氧化物的應(yīng)變硅層。FDSOI技術(shù)據(jù)猜測(cè)可能比體硅更容易加工制造，但是襯底是更昂貴和基礎(chǔ)設(shè)施條件還不夠成熟。

　　事實(shí)上，每一種下一代晶體管的候選者都需有不同的平衡，作出選擇是困難與復(fù)雜的。IBM的Ali Khakifirooz認(rèn)為我個(gè)人對(duì)III-V族作為MOSFET溝道中硅的替代材料表示極大關(guān)注。相比FinFET環(huán)柵的四周有更好的靜電場(chǎng)。環(huán)柵極可以擴(kuò)展到更短的LG溝道長(zhǎng)度，但也有一些挑戰(zhàn)。例如，如果環(huán)柵極是用本體硅襯底，它需要一些技巧用來(lái)隔離柵與基板，而沒有電容的懲罰。

　　還有其他的，也許更重要的，但是要仔細(xì)權(quán)衡。事實(shí)上，許多人都在作環(huán)柵工藝。無(wú)論我們看到它在7nm或5nm生產(chǎn)是另外的事。你或許需要，或需并不要環(huán)柵極。我們需要對(duì)于這個(gè)問(wèn)題的回答首先來(lái)自電路設(shè)計(jì)人員，然后才是技術(shù)專家。