許多系統(tǒng)公司正在進(jìn)行關(guān)于參與下一代 GDDR6 DRAM 實(shí)施的設(shè)計(jì)討論。與前幾代 DDR 不同，這一代存在許多設(shè)計(jì)挑戰(zhàn)，需要 SoC 和系統(tǒng)設(shè)計(jì)人員仔細(xì)評(píng)估完整的 GDDR6 內(nèi)存接口，以實(shí)現(xiàn)成功的設(shè)計(jì)。

　　內(nèi)存接口

　　GDDR6 內(nèi)存接口最適合描述為高速、高信號(hào)數(shù)、并行內(nèi)存接口，它在需要高內(nèi)存帶寬和低延遲的應(yīng)用中使用單端信號(hào)與 DRAM 內(nèi)存進(jìn)行通信。這里包括汽車 ADAS、圖形/GPU、數(shù)據(jù)中心和 AI/機(jī)器學(xué)習(xí)等應(yīng)用。

　　該存儲(chǔ)器接口通道是從控制器 PHY 到 DRAM 接收器的數(shù)據(jù)路徑。它由控制器 BGA 封裝、PCB 和接收器封裝組成。許多與通道有關(guān)的設(shè)計(jì)因素會(huì)顯著影響信號(hào)完整性。本文討論了一些關(guān)鍵的設(shè)計(jì)注意事項(xiàng)。

　　控制器 BGA 封裝依賴于倒裝芯片球柵陣列 （FC-BGA） 封裝，以實(shí)現(xiàn)更大的引腳密度和改善的供電寄生效應(yīng)。實(shí)現(xiàn)更大的引腳密度，因?yàn)橐_可以排列在引腳間距低至 0.4 毫米的區(qū)域陣列中。

　　借助大量可用的封裝引腳，可以將電源和接地路徑并聯(lián)到電路中，并減少這些電氣路徑穿過(guò)封裝的電感。低電感路徑顯著改善了供電網(wǎng)絡(luò) （PDN） 寄生效應(yīng)。

　　FC-BGA 封裝是一種多層層壓結(jié)構(gòu)，具有厚樹(shù)脂芯、銅箔和介電層。介電層也稱為封裝中的堆積層，夾在銅箔之間。信號(hào)走線和電源層蝕刻在銅層上。

　　FC-BGA 封裝在核心中有兩個(gè)導(dǎo)體層，在積層部分有四個(gè)導(dǎo)體層，稱為 4-2-4 封裝。倒裝芯片 ASIC 通過(guò)焊球或銅柱連接到 BGA。

　　GDDR6 內(nèi)存子系統(tǒng)使用單端信號(hào)以 16 到 20 Gbps 的高數(shù)據(jù)速率移動(dòng)數(shù)據(jù)。高數(shù)據(jù)速率下的信號(hào)完整性受導(dǎo)體和電介質(zhì)的材料特性影響。FC-BGA 和 PCB 中的介電材料吸收來(lái)自信號(hào)傳輸線的磁能并降低接收器處的信號(hào)強(qiáng)度。

　　信號(hào)損耗

　　信號(hào)損耗以分貝為單位，稱為插入損耗。它可以簡(jiǎn)單地定義為接收端信號(hào)強(qiáng)度與發(fā)射端信號(hào)強(qiáng)度的比值。在設(shè)計(jì) GDDR6 FC-BGA 時(shí)，需要通過(guò)減少通道長(zhǎng)度和/或使用低損耗介電材料來(lái)最小化插入損耗。

　　在控制器封裝中，可以在更小的封裝中實(shí)現(xiàn)更小的通道長(zhǎng)度。在 PCB 中，可以通過(guò)將 DRAM 封裝盡可能靠近控制器封裝來(lái)實(shí)現(xiàn)更小的通道長(zhǎng)度。鑒于大多數(shù)汽車和消費(fèi)類 PCB 系統(tǒng)的限制，通常可以將 PCB 通道限制在 30 毫米到 60 毫米之間。

　　低損耗介電材料可用于封裝和 PCB。在封裝的情況下，可以使用介電損耗低至 0.0044 的 Ajinomoto 積層膜 （ABF） 薄膜電介質(zhì)。對(duì)于 PCB，可以使用介電損耗低至 0.002 的 Megtron6。使用低損耗材料是降低通道插入損耗的有效方法。

　　使用 Megtron6 等低損耗介電材料相對(duì)于標(biāo)準(zhǔn) FR-4 介電材料的優(yōu)勢(shì)。對(duì)于在 PCB 上布線的 60 毫米通道，使用低損耗材料可將插入損耗降低 50% 以上，同時(shí)將通道長(zhǎng)度從 60 毫米減少到 44 毫米。這對(duì)插入損耗有 10% 的改進(jìn)。

　　趨膚效應(yīng)

　　高速信號(hào)傾向于在導(dǎo)體表面?zhèn)鞑ァ＿@種現(xiàn)象也稱為趨膚效應(yīng)。在 FC-BGA 封裝中，導(dǎo)體和電介質(zhì)之間的界面通常不是很光滑，并且表面粗糙度會(huì)導(dǎo)致更高數(shù)據(jù)速率傳輸下的信號(hào)插入損耗增加。

　　表面粗糙度用度量Ra量化，表示表面輪廓的算術(shù)平均值。最近的封裝基板制造創(chuàng)新使得制造Ra低至 250 nm 的基板成為可能。

　　當(dāng)信號(hào)從發(fā)射器傳輸?shù)浇邮掌鲿r(shí)，沿信號(hào)路徑的任何阻抗差異都會(huì)導(dǎo)致信號(hào)反射（回波損耗）并影響接收器處信號(hào)眼圖的質(zhì)量。GDDR6 通道中的典型信號(hào)路徑包含許多組件，包括控制器封裝、DRAM 封裝和 PCB 中的 C4 凸塊、微通孔、鍍通孔通孔、BGA 球和信號(hào)走線。

　　由于過(guò)孔鉆孔尺寸和BGA焊球尺寸等制造工藝限制，由過(guò)孔、C4凸塊和BGA焊球引起的阻抗不連續(xù)性難以控制。通?？梢詫⑿盘?hào)走線阻抗與接收器和驅(qū)動(dòng)器阻抗匹配，并最大限度地減少回波損耗以改善插入損耗。

　　由于通孔短截線的存在，PCB 中的電鍍通孔通孔設(shè)計(jì)會(huì)導(dǎo)致信號(hào)插入損耗顯著下降?？赡苄枰ㄟ^(guò)反鉆或在 PCB 中使用盲孔或埋孔來(lái)移除通孔短截線。

　　串?dāng)_

　　GDDR6 PHY 是一種數(shù)據(jù)并行接口，其中許多信號(hào)同時(shí)高速發(fā)送和接收數(shù)據(jù)。這些信號(hào)中的一些可以耦合到封裝中的相鄰信號(hào)并干擾相鄰的接收器信號(hào)。這種現(xiàn)象稱為串?dāng)_。

　　在封裝基板中，當(dāng)同一層上的信號(hào)走線彼此非?？拷鼤r(shí)，或者當(dāng)穿過(guò)核心的信號(hào)過(guò)孔彼此非?？拷鼤r(shí)，就會(huì)發(fā)生這種情況。增加“攻擊者”信號(hào)和“受害者”信號(hào)之間的間距是顯而易見(jiàn)的解決方案。

　　然而，如果沒(méi)有充分規(guī)劃信號(hào)、ASIC 芯片凸塊、BGA 引腳和基板中的通孔的布局，這可能并不總是可行的。為了最大限度地減少過(guò)孔串?dāng)_，可能需要重新排列 BGA 引腳，以便在多個(gè)干擾信號(hào)和受干擾信號(hào)之間有一個(gè)接地或電源引腳（返回路徑）。

　　細(xì)間距 BGA 封裝可能會(huì)由于過(guò)孔彼此太近而產(chǎn)生額外的串?dāng)_。需要規(guī)劃封裝基板上的走線布線以管理布線密度，并且可能需要額外的布線層。

　　在 PCB 中，BGA 引腳下的通孔會(huì)增加顯著的串?dāng)_。重新排列具有足夠隔離和返回路徑的 BGA 引腳有助于減少串?dāng)_。通孔可能需要反鉆，以減少 BGA 封裝下方過(guò)孔中的信號(hào)耦合。使用盲孔和埋孔也可能是減少串?dāng)_的一種選擇。

　　結(jié)論

　　在本專欄中，我們討論了與緩解 GDDR6 DRAM 實(shí)施將帶來(lái)的挑戰(zhàn)相關(guān)的幾個(gè)設(shè)計(jì)注意事項(xiàng)和方法。特別是，保持信號(hào)完整性的重要性貫穿于整個(gè)接口通道。必須特別注意 GDDR6 內(nèi)存接口的每個(gè)階段，才能成功處理信號(hào)完整性問(wèn)題。

　　審核編輯：郭婷