許多系統(tǒng)公司正在進行關(guān)于參與下一代 GDDR6 DRAM 實施的設(shè)計討論。與前幾代 DDR 不同，這一代存在許多設(shè)計挑戰(zhàn)，需要 SoC 和系統(tǒng)設(shè)計人員仔細評估完整的 GDDR6 內(nèi)存接口，以實現(xiàn)成功的設(shè)計。

　　內(nèi)存接口

　　GDDR6 內(nèi)存接口最適合描述為高速、高信號數(shù)、并行內(nèi)存接口，它在需要高內(nèi)存帶寬和低延遲的應用中使用單端信號與 DRAM 內(nèi)存進行通信。這里包括汽車 ADAS、圖形/GPU、數(shù)據(jù)中心和 AI/機器學習等應用。

　　該存儲器接口通道是從控制器 PHY 到 DRAM 接收器的數(shù)據(jù)路徑。它由控制器 BGA 封裝、PCB 和接收器封裝組成。許多與通道有關(guān)的設(shè)計因素會顯著影響信號完整性。本文討論了一些關(guān)鍵的設(shè)計注意事項。

　　控制器 BGA 封裝依賴于倒裝芯片球柵陣列 （FC-BGA） 封裝，以實現(xiàn)更大的引腳密度和改善的供電寄生效應。實現(xiàn)更大的引腳密度，因為引腳可以排列在引腳間距低至 0.4 毫米的區(qū)域陣列中。

　　借助大量可用的封裝引腳，可以將電源和接地路徑并聯(lián)到電路中，并減少這些電氣路徑穿過封裝的電感。低電感路徑顯著改善了供電網(wǎng)絡 （PDN） 寄生效應。

　　FC-BGA 封裝是一種多層層壓結(jié)構(gòu)，具有厚樹脂芯、銅箔和介電層。介電層也稱為封裝中的堆積層，夾在銅箔之間。信號走線和電源層蝕刻在銅層上。

　　FC-BGA 封裝在核心中有兩個導體層，在積層部分有四個導體層，稱為 4-2-4 封裝。倒裝芯片 ASIC 通過焊球或銅柱連接到 BGA。

　　GDDR6 內(nèi)存子系統(tǒng)使用單端信號以 16 到 20 Gbps 的高數(shù)據(jù)速率移動數(shù)據(jù)。高數(shù)據(jù)速率下的信號完整性受導體和電介質(zhì)的材料特性影響。FC-BGA 和 PCB 中的介電材料吸收來自信號傳輸線的磁能并降低接收器處的信號強度。

　　信號損耗

　　信號損耗以分貝為單位，稱為插入損耗。它可以簡單地定義為接收端信號強度與發(fā)射端信號強度的比值。在設(shè)計 GDDR6 FC-BGA 時，需要通過減少通道長度和/或使用低損耗介電材料來最小化插入損耗。

　　在控制器封裝中，可以在更小的封裝中實現(xiàn)更小的通道長度。在 PCB 中，可以通過將 DRAM 封裝盡可能靠近控制器封裝來實現(xiàn)更小的通道長度。鑒于大多數(shù)汽車和消費類 PCB 系統(tǒng)的限制，通?？梢詫?PCB 通道限制在 30 毫米到 60 毫米之間。

　　低損耗介電材料可用于封裝和 PCB。在封裝的情況下，可以使用介電損耗低至 0.0044 的 Ajinomoto 積層膜 （ABF） 薄膜電介質(zhì)。對于 PCB，可以使用介電損耗低至 0.002 的 Megtron6。使用低損耗材料是降低通道插入損耗的有效方法。

　　使用 Megtron6 等低損耗介電材料相對于標準 FR-4 介電材料的優(yōu)勢。對于在 PCB 上布線的 60 毫米通道，使用低損耗材料可將插入損耗降低 50% 以上，同時將通道長度從 60 毫米減少到 44 毫米。這對插入損耗有 10% 的改進。

　　趨膚效應

　　高速信號傾向于在導體表面?zhèn)鞑?。這種現(xiàn)象也稱為趨膚效應。在 FC-BGA 封裝中，導體和電介質(zhì)之間的界面通常不是很光滑，并且表面粗糙度會導致更高數(shù)據(jù)速率傳輸下的信號插入損耗增加。

　　表面粗糙度用度量Ra量化，表示表面輪廓的算術(shù)平均值。最近的封裝基板制造創(chuàng)新使得制造Ra低至 250 nm 的基板成為可能。

　　當信號從發(fā)射器傳輸?shù)浇邮掌鲿r，沿信號路徑的任何阻抗差異都會導致信號反射（回波損耗）并影響接收器處信號眼圖的質(zhì)量。GDDR6 通道中的典型信號路徑包含許多組件，包括控制器封裝、DRAM 封裝和 PCB 中的 C4 凸塊、微通孔、鍍通孔通孔、BGA 球和信號走線。

　　由于過孔鉆孔尺寸和BGA焊球尺寸等制造工藝限制，由過孔、C4凸塊和BGA焊球引起的阻抗不連續(xù)性難以控制。通?？梢詫⑿盘栕呔€阻抗與接收器和驅(qū)動器阻抗匹配，并最大限度地減少回波損耗以改善插入損耗。

　　由于通孔短截線的存在，PCB 中的電鍍通孔通孔設(shè)計會導致信號插入損耗顯著下降?？赡苄枰ㄟ^反鉆或在 PCB 中使用盲孔或埋孔來移除通孔短截線。

　　串擾

　　GDDR6 PHY 是一種數(shù)據(jù)并行接口，其中許多信號同時高速發(fā)送和接收數(shù)據(jù)。這些信號中的一些可以耦合到封裝中的相鄰信號并干擾相鄰的接收器信號。這種現(xiàn)象稱為串擾。

　　在封裝基板中，當同一層上的信號走線彼此非?？拷鼤r，或者當穿過核心的信號過孔彼此非?？拷鼤r，就會發(fā)生這種情況。增加“攻擊者”信號和“受害者”信號之間的間距是顯而易見的解決方案。

　　然而，如果沒有充分規(guī)劃信號、ASIC 芯片凸塊、BGA 引腳和基板中的通孔的布局，這可能并不總是可行的。為了最大限度地減少過孔串擾，可能需要重新排列 BGA 引腳，以便在多個干擾信號和受干擾信號之間有一個接地或電源引腳（返回路徑）。

　　細間距 BGA 封裝可能會由于過孔彼此太近而產(chǎn)生額外的串擾。需要規(guī)劃封裝基板上的走線布線以管理布線密度，并且可能需要額外的布線層。

　　在 PCB 中，BGA 引腳下的通孔會增加顯著的串擾。重新排列具有足夠隔離和返回路徑的 BGA 引腳有助于減少串擾。通孔可能需要反鉆，以減少 BGA 封裝下方過孔中的信號耦合。使用盲孔和埋孔也可能是減少串擾的一種選擇。

　　結(jié)論

　　在本專欄中，我們討論了與緩解 GDDR6 DRAM 實施將帶來的挑戰(zhàn)相關(guān)的幾個設(shè)計注意事項和方法。特別是，保持信號完整性的重要性貫穿于整個接口通道。必須特別注意 GDDR6 內(nèi)存接口的每個階段，才能成功處理信號完整性問題。

　　審核編輯：郭婷