DDR3的設(shè)計(jì)有著嚴(yán)格等長要求，歸結(jié)起來分為兩類（以64位的DDR3為例）： 數(shù)據(jù) （DQ，DQS，DQM）：組內(nèi)等長，誤差控制在20MIL以內(nèi)，組間不需要考慮等長；地址、控制、時(shí)鐘信號：地址、控制信號以時(shí)鐘作參考，誤差控制在100MIL以內(nèi)，Address、Control與CLK歸為一組，因?yàn)锳ddress、Control是以CLK的下降沿觸發(fā)的由DDR控制器輸出，DDR顆粒由CLK的上升沿鎖存Address、Control總線上的狀態(tài)，所以需要嚴(yán)格控制CLK與Address/Command、Control之間的時(shí)序關(guān)系，確保DDR顆粒能夠獲得足夠的建立和保持時(shí)間。

關(guān)注等長的目的就是為了等時(shí)，繞等長時(shí)需要注意以下幾點(diǎn)：

1.確認(rèn)芯片是否有Pin-delay，繞線時(shí)要確保Pin-delay開關(guān)已經(jīng)打開；

2.同組信號走在同層，保證不會(huì)因換層影響實(shí)際的等時(shí)；同樣的換層結(jié)構(gòu)，換層前后的等長要匹配，即時(shí)等長；不同層的傳播延時(shí)需要考慮，如走在表層與走在內(nèi)層，其傳播速度是不一樣的，所以在走線的時(shí)候需要考慮，表層走線盡量短，讓其差別盡量?。ㄟ@也是為什么Intel的很多GUIDE上面要求，表層的走線長度不超過250MIL等要求的原因）；

3. Z軸的延時(shí)：在嚴(yán)格要求的情況下，需要把Z軸的延時(shí)開關(guān)也打開，做等長時(shí)需要考慮（ALLEGRO中層疊需要設(shè)置好，Z軸延時(shí)才是對的）。

4.蛇形繞線時(shí)單線按3W，差分按5W繞線（W為線寬）。且保證各BUS信號組內(nèi)間距按3H， 不同組組間間距為5H （H為到主參考平面間距），DQS和CLK 距離其他信號間距做到5H以上。單線和差分繞線方式如下圖1所示：

圖1.單線和差分繞線方式示例

而另一個(gè)核心重點(diǎn)便是電源處理。DDR3中有三類電源，它們是VDD（1.5V）、VTT（0.75V）、VREF（0.75V，包括VREFCA和VREFDQ）。

1. VDD（1.5V）電源是DDR3的核心電源，其引腳分布比較散，且電流相對會(huì)比較大，需要在電源平面分配一個(gè)區(qū)域給VDD（1.5V）；VDD的容差要求是5%，詳細(xì)在JEDEC里有敘述。通過電源層的平面電容和專用的一定數(shù)量的去耦電容，可以做到電源完整性。VDD電源平面處理如下圖2所示：

圖2：VDD電源處理

2. VTT電源，它不僅有嚴(yán)格的容差性，而且還有很大的瞬間電流；可以通過增加去耦電容來實(shí)現(xiàn)它的目標(biāo)阻抗匹配；由于VTT是集中在終端的上拉電阻處，不是很分散，且對電流有一定的要求，在處理VTT電源時(shí)，一般是在元件面同層通過鋪銅直接連接，銅皮要有一定寬度（120MIl）。VTT電源處理如圖3所示：

圖3：VTT電源

3.VREF電源 。 VREF要求更加嚴(yán)格的容差性，但是它承載的電流比較小。它不需要非常寬的走線，且通過一兩個(gè)去耦電容就可以達(dá)到目標(biāo)阻抗的要求。DDR3的VERF電源已經(jīng)分為VREFCA和VREFDQ兩部分，且每個(gè)DDR3顆粒都有單獨(dú)的VREFCA和VREFDQ，因其相對比較獨(dú)立，電流也不大，布線處理時(shí)也建議用與器件同層的銅皮或走線直接連接，無須在電源平面層為其分配電源。注意鋪銅或走線時(shí)，要先經(jīng)過電容再接到芯片的電源引腳，不要從分壓電阻那里直接接到芯片的電源引腳。VREF電源處理如圖4所示：

圖4：VREF電源

濾波電容的FANOUT 小電容盡量靠近相應(yīng)的電源引腳，電容的引線也要盡量短，并減少電源或地共用過孔；

圖5 ： 小濾波電容的Fanout

Bulk電容的FANOUT

電源的Bulk電容一般在設(shè)計(jì)中起到的是儲(chǔ)能濾波的作用，在做Fanout時(shí)要多打孔，建議2個(gè)孔以上，電容越大需要過孔越多，也可以用鋪銅的形式來做。電容的電源孔和地孔盡量靠近打，如圖6所示。

圖6：儲(chǔ)能電容的Fanout

綜上所述，我們常規(guī)DDR3的走線設(shè)計(jì)總結(jié)如下表：

編輯：hfy