對(duì)于SI工程師而言，沒有什么事情比把PCB結(jié)構(gòu)的仿真結(jié)果和測試結(jié)果擬合上更令他們感到開心的了。因?yàn)槟茏龅竭@一步，說明了仿真的可靠性，進(jìn)而可以通過仿真解決大部分的問題，這可謂是PCB行業(yè)的一大福音。

這也是我們高速先生一直以來的夢想，仿測擬合，雖然只是很簡單的四個(gè)字，但是需要包含的理論知識(shí)，軟件使用以及測試方法卻需要很長時(shí)間的積累。高速先生也在這方面一直在做深入的研究，發(fā)現(xiàn)這的確是一個(gè)苦差事。剛好今年的文章中就有一篇講得比較透徹的仿真測試擬合的案例，下面我們一起來看看。

題目有點(diǎn)長，但是也很容易理解，講的就是對(duì)差分過孔的分析，分析的方法就是通過仿真和測試進(jìn)行擬合。

大家可能覺得無非就是一對(duì)過孔嘛，會(huì)3D仿真的人不用半天就能把它建模出來，測試嘛，投一塊測試板，然后把這對(duì)孔做上去，通過網(wǎng)絡(luò)分析儀一測不就OK了嗎。恩，總體思路的確是這樣，但是隨著文章的深入你會(huì)發(fā)現(xiàn)就有一些因素實(shí)際上很難去把控。

文章的開場白，首先是對(duì)過孔的特性進(jìn)行一番介紹，例如過孔的危害是怎么樣的，會(huì)影響阻抗啦，會(huì)減緩上升時(shí)間之類。

然后給出的總體思路與大家的不謀而合，你會(huì)發(fā)現(xiàn)除了我們上面說到的那幾個(gè)核心步驟之外，還多了一些有的朋友可能沒聽過的步驟，例如de-skew、de-embedding等等，這都是測試中會(huì)遇到的專業(yè)術(shù)語，我們這里先不講，賣個(gè)關(guān)子哈。

本文需要進(jìn)行仿真測試對(duì)比的是一對(duì)從L7層換到L16層的過孔，通過做一根L7層和L16層的走線把兩邊去嵌掉，得到我們所關(guān)心的過孔結(jié)構(gòu)參數(shù)。

在去嵌之前，作者先用網(wǎng)分測試出上面三個(gè)結(jié)構(gòu)的參數(shù)，結(jié)果似乎有點(diǎn)奇怪。為什么L16層的走線損耗差得那么厲害，甚至比多一對(duì)孔的L7轉(zhuǎn)L16的結(jié)構(gòu)還差呢？這說不過去??！

當(dāng)作者看到上面結(jié)果的模態(tài)轉(zhuǎn)換也是L16層比較差的時(shí)候，大概知道了原因，肯定是由于這對(duì)差分線的P和N之間有延時(shí)差，也就是skew造成的。然后立馬把L7和L16的走線的P和N單端線的延時(shí)拿出來一比，果然證實(shí)了這一點(diǎn)。L16層的P和N的延時(shí)非常的大，因此造成了損耗在高頻的急劇下降。

如果大家沒注意這一點(diǎn)，直接拿來去嵌的話會(huì)怎么樣呢？很可能會(huì)得到一個(gè)錯(cuò)誤的S參數(shù)，高于0dB。

為什么P和N會(huì)有那么大的skew？主要原因還是由于玻纖效應(yīng)的影響。L7層和L16層其實(shí)都遇到了玻纖效應(yīng)，只不過程度不同而已，這也從側(cè)面說明了玻纖效應(yīng)的概率性。

如同前文所說，如果我們就這樣去嵌的話，得到了所謂過孔的結(jié)果就是下圖這樣的。

那我們應(yīng)該怎么辦呢？難道需要重新再投一板測試板？先不用哈，我們看看能不能在當(dāng)前測試數(shù)據(jù)的情況下做一些優(yōu)化，把skew給去掉，也就是de-skew了。

這是本文最核心的內(nèi)容，也是最難理解的一步。它通過損耗與相位之間的公式，從中反推出相位差，然后通過補(bǔ)償?shù)姆绞桨褍蛇叺膕kew抹平。

完成這一步運(yùn)算之后，再來看優(yōu)化后的測試數(shù)據(jù)，就會(huì)發(fā)現(xiàn)，skew的影響基本沒有了。

優(yōu)化后的損耗測試結(jié)果就和我們預(yù)期的比較吻合了。

這個(gè)時(shí)候再去通過相關(guān)去嵌軟件，就能真正的進(jìn)行去嵌，得到過孔的真實(shí)參數(shù)。

有了測試結(jié)果，后面就要進(jìn)行仿真了。仿真相對(duì)難度小一點(diǎn)，通過對(duì)過孔的幾個(gè)參數(shù)進(jìn)行掃描，考慮一定的加工誤差之后，就能確定一組加工后的參數(shù)值，從而使過孔的仿真結(jié)果和測試結(jié)果達(dá)到基本的吻合了。

好，篇幅關(guān)系，本文的主要內(nèi)容就和大家分享到這里了。

編輯：hfy