PCIe（Peripheral Component Interconnect express）作為一種在芯片和系統(tǒng)內(nèi)快速移動(dòng)數(shù)據(jù)的方法已經(jīng)存在了一段時(shí)間。

要檢查它的起源，必須一直追溯到 1991 年，從英特爾的本地總線 PCI 標(biāo)準(zhǔn)開(kāi)始。PCI 插槽首先出現(xiàn)在服務(wù)器中，后來(lái)進(jìn)入臺(tái)式機(jī)，十年來(lái)一直是臺(tái)式機(jī)擴(kuò)展卡的標(biāo)準(zhǔn)。隨著計(jì)算的發(fā)展，業(yè)界認(rèn)識(shí)到需要?jiǎng)?chuàng)建一個(gè)標(biāo)準(zhǔn)來(lái)解決新的總線架構(gòu)技術(shù)和多個(gè)芯片的內(nèi)部連接。就這樣，PCIe 誕生了，并在 2003 年由 PCI-SIG（外圍組件互連特別興趣小組）領(lǐng)導(dǎo)，批準(zhǔn)了 1.0 規(guī)范，提供了當(dāng)時(shí)驚人的 2.5GT/s 數(shù)據(jù)速率。

PCIe 在包括固態(tài)驅(qū)動(dòng)器、顯卡加速和網(wǎng)絡(luò)在內(nèi)的各種用途中立足，不斷發(fā)展以滿足市場(chǎng)需求。PCIe 幾乎可以在每個(gè)現(xiàn)代計(jì)算系統(tǒng)中找到；不僅在最初開(kāi)發(fā) PCIe 的個(gè)人計(jì)算機(jī)和服務(wù)器中，而且在高端移動(dòng)設(shè)備、物聯(lián)網(wǎng)設(shè)備、汽車(chē)、醫(yī)療設(shè)備等領(lǐng)域。

圖 1 顯示了規(guī)范隨時(shí)間的演變：

圖 1：PCIe 隨時(shí)間的演變

讓我們來(lái)看看 PCIe 6.0 規(guī)范以及它是如何從過(guò)去的規(guī)范演變而來(lái)的，以及為什么這對(duì)系統(tǒng)設(shè)計(jì)人員或芯片架構(gòu)師在考慮他們的下一代設(shè)計(jì)時(shí)很重要。

首先，與每個(gè)新版本一樣，PCIe 6.0 將最大帶寬翻倍；這次是 64 GT/s。PCI-SIG 在規(guī)范過(guò)程的早期就認(rèn)識(shí)到，自 PCIe 1.0 以來(lái)使用的 NRZ 信號(hào)編碼根本無(wú)法支持 PCIe 6 所需的 64GT/s 帶寬。因此，規(guī)范已過(guò)渡到 PAM4，這是一種允許承載在相同的時(shí)間內(nèi)比特?cái)?shù)的兩倍。然而，向 PAM4 信號(hào)編碼的過(guò)渡具有引入顯著更高的誤碼率 (BER) 的副作用。這促使采用前向糾錯(cuò) (FEC) 機(jī)制來(lái)降低較高的錯(cuò)誤率。幸運(yùn)的是，F(xiàn)EC 機(jī)制足夠輕量級(jí)，對(duì)延遲的影響最小。注意：雖然 PAM4 信令更容易出錯(cuò)，

PCIe 6.0 還引入了 FLIT 模式，其中數(shù)據(jù)包被組織在固定大小的流控制單元中，而不是過(guò)去規(guī)范版本中的可變大小。引入 FLIT 模式的最初原因是糾錯(cuò)需要處理固定大小的數(shù)據(jù)包。但是，F(xiàn)LIT 模式還簡(jiǎn)化了控制器級(jí)別的數(shù)據(jù)管理，并帶來(lái)更高的帶寬效率、更低的延遲和更小的控制器占用空間。讓我們花一分鐘來(lái)解決帶寬效率問(wèn)題：對(duì)于固定大小的數(shù)據(jù)包，不再需要物理層的數(shù)據(jù)包幀，每個(gè)數(shù)據(jù)包節(jié)省 4 字節(jié)。FLIT 編碼還消除了以前 PCIe 規(guī)范中的 128B/130B 編碼和 DLLP 開(kāi)銷(xiāo)，從而顯著提高了 TLP 效率，尤其是對(duì)于較小的數(shù)據(jù)包。

雖然與前幾代相比，PCIe 6.0 的變化很大，但業(yè)界對(duì)其采用有著強(qiáng)大而廣泛的支持。PCIe 在每個(gè)現(xiàn)代計(jì)算架構(gòu)中無(wú)處不在，您應(yīng)該期望 PCIe 6.0 將在高性能計(jì)算和云計(jì)算空間、企業(yè)存儲(chǔ)和網(wǎng)絡(luò)空間以及新興應(yīng)用程序（如 AI/機(jī)器學(xué)習(xí)和汽車(chē)。

審核編輯：郭婷