“過去我們往往只關(guān)注晶體管的大小，但隨著芯片微縮逐漸逼近極限，芯片的互連問題已經(jīng)難以被忽略。自從IBM在20世紀(jì)90年代將銅互連引入雙大馬士革工藝以來，半導(dǎo)體行業(yè)一直在利用銅的高導(dǎo)電性、低電阻率和可靠互連的優(yōu)勢，但隨著技術(shù)節(jié)點不斷迭代，銅互連面臨著電遷移壽命差、無法消除襯墊等問題。在轉(zhuǎn)向新材料的同時，業(yè)界也在向銅互連技術(shù)尋求更具成本優(yōu)勢的解決方案。本文介紹了一些提高銅互連優(yōu)勢的方法，以及突破銅互連的機遇，比如引入減法刻蝕等。

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隨著領(lǐng)先的芯片制造商繼續(xù)擴大fin FET——很快納米片晶體管——到越來越緊的間距，最小的金屬線最終將無法使用銅及其襯墊和勢壘金屬。接下來會發(fā)生什么，什么時候發(fā)生，還有待確定。有多種選擇正在探索，每個都有自己的一套權(quán)衡。

自從IBM在20世紀(jì)90年代將大馬士革工藝引入銅互連以來，半導(dǎo)體行業(yè)一直在利用銅的高導(dǎo)電性、低電阻率和可靠的互連。但隨著電阻和電容的增加，RC延遲將繼續(xù)顯著影響器件的性能。

銅的替代品，如釕和鉬，可以集成使用雙鑲嵌。不過，它們可能更適合使用金屬蝕刻的減法方案，自從鋁互連的日子以來，金屬蝕刻還沒有在邏輯中廣泛使用。盡管如此，領(lǐng)先的設(shè)備制造商和設(shè)備公司都在尋求幾種有趣的途徑來獲得這些最低水平的銅。與此同時，工程師和研究團隊正在進一步擴展銅線，這是迄今為止更實惠、更有吸引力的路線。

“在過去的25年里，雙大馬士革一直是，現(xiàn)在仍然是互聯(lián)網(wǎng)的支柱。但是我們看到，由于RC延遲原因，金屬圖案化可能變得相關(guān)，”imec研究員、納米互連項目主任Zsolt Tokei說。Imec的計劃被稱為半鑲嵌工藝，由于向減法工藝的過渡將是戲劇性的，它可能會逐步引入?！拔覀冋J為，最初它將用于一個層，但后來這將傳播到幾個層。這與自對準(zhǔn)過孔相結(jié)合，也許還可以改變線的中間位置。”

與此同時，如果可能的話，系統(tǒng)性能驅(qū)動程序使得將內(nèi)存設(shè)備移動到生產(chǎn)線的后端成為一種吸引力。如果業(yè)界開始引入具有較低熱預(yù)算的互連工藝，存儲器或其他設(shè)備集成等將變得可行。但首先，必須解決當(dāng)前的工程挑戰(zhàn)，擴大銅和引入背面配電方案。

更多的里程從銅
在2nm邏輯節(jié)點，銅線和過孔通過創(chuàng)造性的手段被擴展。一些最有吸引力的選項涉及限制阻擋層和襯里材料的電阻率影響，要么通過使這些薄膜更薄——從化學(xué)氣相沉積（CVD）到原子層沉積（ALD）——或消除它們，例如，沿著通孔和線路之間的垂直路徑。

TEL和Applied Materials都提供使用自組裝單層膜（SAMs）實現(xiàn)選擇性沉積的集成工藝。這些SAM使用CVD或旋涂薄膜，選擇性地沉積在金屬上，而不是電介質(zhì)上，以便鈷或釕襯里，或勢壘，如ALD Ta/TaN，粘附到所需的表面。

在IITC的一次演講中，TEL公司研發(fā)部門和JSR Micro的Yuki Kikuchi和同事們展示了與使用JSR的SAM抑制ALD TaN相關(guān)的電阻和銅體積的改善，甚至取代了銅阻擋金屬。[1]通過在通孔底部使用一種SAM（SAM_B），然后在低k上使用另一種材料（SAM_F），實現(xiàn)了對低k介質(zhì)（2.5）的最佳選擇性（見圖1）。該工序可以完全消除通孔側(cè)壁上的釕XXX？

圖1：氫預(yù)處理后，自組裝單分子層(SAM)在化學(xué)沉積預(yù)通孔填充過程中起屏障作用.資料來源：IITC 2022。

有趣的是，研究人員測試了預(yù)通孔填充工藝，其中在銅填充物下使用阻擋層（TaN），而是在化學(xué)沉積（ELD）后沉積。設(shè)備制造商正在對預(yù)填充過孔進行更廣泛的測試，以降低電阻率，確?？煽啃裕⒀娱L銅流的生產(chǎn)率。

微小的過孔是互連鏈中最薄弱的環(huán)節(jié)。Imec和Applied Materials比較了釕、鎢和銅的過孔，以了解相對于使用鎢或釕的24nm過孔，通過消除銅中的底部Ta勢壘實現(xiàn)了哪些電阻收益。（見圖二）。[2]imec互連金屬化專家Marleen van der Veen表示：“關(guān)鍵的工藝步驟是在對通孔底部的裸露銅進行原位界面工程之后，僅在電介質(zhì)上進行選擇性ALD TaN勢壘沉積?！痹搱F隊確定，通過消除屏障，通孔電阻降低了20%。在更小的尺寸，減少會更大。

圖二：單通孔電阻比較雙鑲嵌銅參考選擇性勢壘銅，無勢壘雙鑲嵌釕和鎢/銅混合顯示消除在過孔底部的勢壘20%的好處。資料來源：2022年印度國際貿(mào)易理事會

拐點：引入減蝕
在2nm節(jié)點之后的某個時間，該行業(yè)可能會從雙金屬鑲嵌轉(zhuǎn)變?yōu)橐环N形式的減法金屬化。這是一個巨大的變化，不能掉以輕心。

Imec的減法金屬化版本被稱為半鑲嵌，因為它從溝槽的介電蝕刻開始，類似于雙鑲嵌。“這是非常大的一步，因為這是一個新的模塊，它有風(fēng)險，”imec的Tokei說?！叭缓螅L寬比可以逐漸增加，并且在某個點可以加入空氣間隙?！?該工藝使用介電化學(xué)機械拋光步驟，這是類似于在淺溝槽隔離（SunTrust Banks）步驟進行的介電化學(xué)機械拋光。

最有可能的是，Tokei預(yù)計將用釕進行四代左右的半鑲嵌加工。在此之后，二元或三次金屬合金可能會發(fā)揮作用。他說：“根據(jù)電阻率和其他一些因素，我們已經(jīng)確定了幾個優(yōu)秀的人選，但這是非常早期的研發(fā)工作?！薄拔覀冇写蠹s六年的時間來真正把它縮小到最好的候選人身上。”

在半鑲嵌，過孔的圖案首先在介電堆棧，其次是釕沉積，這over fill的功能。然后，該金屬層被掩模和蝕刻以形成垂直于通孔的線層。在金屬圖案化之后，線可以用電介質(zhì)填充或用于在局部層處形成部分氣隙。根據(jù)I MEC模擬，此工藝具有與雙鑲嵌工藝相當(dāng)?shù)某杀尽?/p>

那么銅互連的規(guī)模有多大呢？在與釕的直接比較中，最近的一項研究確定了從銅到釕在電阻率方面的交叉點為略低于300nm2，約17 x 17nm。（見圖三）。

有不同的制造空氣間隙的方法，包括部分間隙填充或使用犧牲材料。然而，Tokei指出，在相同尺寸的特征上，在硅片上實現(xiàn)一致的氣隙深度是一個行業(yè)挑戰(zhàn)。他強調(diào)，氣隙的形成不應(yīng)需要額外的掩模層，而應(yīng)作為加工的一部分形成。此外，必須特別注意散熱，因為空氣是劣質(zhì)導(dǎo)體。

圖三：釕的電阻率低于銅的電阻率，低于300nm2。資料來源：VLSI 2022

過渡到減法金屬化有根本的優(yōu)勢，包括沒有由于CMP和蝕刻造成的介電損傷，能夠達到更高的縱橫比線（降低電阻），以及潛在的更簡單的工藝。然而，更多的負擔(dān)被放置在蝕刻工藝，特別是當(dāng)CD移動到10納米金屬間距。

Lam Research和imec探索了一些與氧基釕蝕刻化學(xué)品相關(guān)的挑戰(zhàn)。[3]通常，釕是通過濺射（物理氣相沉積，或PVD）沉積，然后退火約400°C，以達到最低的電阻率。在Si3N4/TiN硬掩模（心軸）中的間隔物圖案用于形成緊密的尺寸，從中蝕刻大于3縱橫比釕線。一個關(guān)鍵的挑戰(zhàn)涉及硬掩模側(cè)壁上的氧化層的生長，這顯著縮小溝槽。先進的清洗步驟和原位等離子清洗，以消除殘留物和限制TiN咬邊。

用于在Cl2/O2中進行鉬蝕刻，Lam和imec確定的主要問題是側(cè)壁鈍化和金屬氧化不足。該團隊能夠通過在部分鉬蝕刻后沉積薄氧化物來解決這一問題，他們指出，由于金屬的氧化潛力，封裝可能是必要的。

imec的Tokei說：“根據(jù)數(shù)據(jù)，我們在釕上取得的進展要比在鉬上取得的進展要大?！薄芭c鉬的關(guān)注之一是氧化，這使得它更適合于一種鑲嵌類型的方法。這是非常有趣的中間線，它是一種廉價的金屬?！?/p>

過程建模在幫助建立設(shè)計規(guī)則、評估過程窗口和斜坡產(chǎn)量方面起著關(guān)鍵作用。“虛擬制造是對工藝和工藝流程的一步一步的行為描述，與關(guān)鍵的設(shè)計信息相結(jié)合，以創(chuàng)建硅片中發(fā)生的事情的硅精確三維模型，”Lam負責(zé)計算產(chǎn)品的副總裁戴維·弗里德（David Fried）說。

例如，來自Lam的Coventor部門的SEMulator 3D平臺被用來評估imec的半鑲嵌流與工藝助推器如何影響14nm和16nm（1.5nm節(jié)點）的金屬間距的新掩膜集上的RC性能。[4]性能助推器，包括完全自對準(zhǔn)圖案，高AR金屬線，和空氣間隙進行了建模和確認。在其他研究結(jié)果中，模擬器比較了不同的過孔自對準(zhǔn)方法，以確定哪種方法在10nm和7nm節(jié)點上實現(xiàn)了最寬的覆蓋公差。

“因為這些模型必須是硅精確的，我們花了大量的時間在校準(zhǔn)技術(shù)上，”Fried說?！霸谖覀兊幕鶞?zhǔn)流程模型中，我們使用機器學(xué)習(xí)技術(shù)對流程模型進行多變量非線性優(yōu)化，從而創(chuàng)建該流程的可視化表示。當(dāng)它校準(zhǔn)到過程空間中的多個點時，它就可以預(yù)測過程窗口的其余部分?！?/p>

綁在背后的力量
背面功率傳遞(BPD)是一種創(chuàng)新的方法，從晶片背面向晶體管輸送功率，使前端互連線只傳送信號。這緩解了擁塞，領(lǐng)先的芯片制造商將在2NM節(jié)點上實現(xiàn)它。LAM Research高級工程總監(jiān)湯姆·蒙齊爾(Tom Mountsier)表示：“利用晶片背面進行配電，有效地增加了模具的功能區(qū)，而不增加其足跡?！?/p>

“背面電源集成的最大挑戰(zhàn)之一是在連接芯片的正面和背面的電氣。這就是TSV的作用”他指出，芯片制造商正在評估不同的集成方案。所有的選擇涉及蝕刻和金屬填充。

最具挑戰(zhàn)性的方案涉及直接背面接觸源epi。他說：“市場前景將是小而高的縱橫比。”他說：“你也需要與epi進行低電阻接觸，就像前端的源/排水接觸一樣?！币虼耍u填充，或可能的鉬，將是可能的選擇。實施將需要時間，因為需要大量的集成挑戰(zhàn)，例如將背面接觸對準(zhǔn)前端epi，以及在降低溫度(400°C或更低)時使金屬與epi之間進行歐姆接觸。“

Lam的高級半導(dǎo)體工藝工程師Assawer Soussou總結(jié)道：“背面供電以工藝復(fù)雜性為代價實現(xiàn)了技術(shù)優(yōu)勢?！?/p>

電力輸送也已成為一個熱門話題，在包裝方面的業(yè)務(wù)?！白罱?，人們對光子學(xué)很感興趣，尤其是共同封裝的光學(xué)，”日月光銷售與市場高級副總裁尹昌說。“這極大地增加了數(shù)據(jù)傳輸?shù)膸?。很多公司都達到了他們可以通過基板攜帶多少帶寬的限制，如果你不能滿足這些要求，那么光子學(xué)真的是唯一的選擇。所以基板真的變成了一個能量輸送系統(tǒng)?！?/p>

結(jié)論
今天，雙大馬士革銅互聯(lián)被伸到20納米間距，但是一種與釕或其他替代金屬有關(guān)的減法方案的根本改變即將到來。在電阻率方面，釕變得有吸引力，因為它的特征下降到17×17nm以下，這是領(lǐng)先的器件制造商正在接近的。公司可以利用無障礙通過底部獲得額外的收益，同時為一個偉大的過渡做準(zhǔn)備。

審核編輯 ：李倩