先進(jìn)封裝大概可以分為兩大類(lèi)趨勢(shì)：一個(gè)是小芯片（chiplet）。

小芯片將傳統(tǒng)上較大型的積體線(xiàn)路分拆成許多較小的功能模組，先個(gè)別予以?xún)?yōu)化。再使用這些已優(yōu)化的小芯片組織新的次系統(tǒng)。這樣可以重復(fù)使用IP，大幅加速產(chǎn)品設(shè)計(jì)的速度以及降低設(shè)計(jì)成本。

至于各個(gè)小芯片之間的連接，倚靠底下中介層（interposer）內(nèi)的金屬連線(xiàn)。此連線(xiàn)的密度當(dāng)然遠(yuǎn)高于傳統(tǒng)的線(xiàn)路板或封裝I/O所能支援的密度，大幅增加線(xiàn)路運(yùn)作頻寬（bandwidth）、增大平行運(yùn)算的操作空間。

另一個(gè)方向自然是異質(zhì)整合（heterogeneous integration）。

將不同制程或不同材料的芯片堆疊在一起，以整合方式提升、擴(kuò)充組裝元件的功能。除了已經(jīng)商業(yè)化的方法外，基本上有芯片－晶圓（Chip-on-Wafer；CoW）及晶圓－晶圓（Wafer-on-Wafer；WoW）等2種鍵合型態(tài)。二者在鍵合后都需要再切割晶粒，但是也有例外。CoW程序較復(fù)雜，所以WoW可能早些普及。

晶圓間鍵合的技術(shù)又有很多種，現(xiàn)在已經(jīng)進(jìn)入商業(yè)化的技術(shù)之一是「銅－銅混合鍵合」（Cu-Cu hybrid bonding），這也是本文討論的主題。

銅－銅混合鍵合技術(shù)是將2片欲鍵合在一起的晶圓，各自完成制程最后一步的金屬連線(xiàn)層，此層上只有2種材質(zhì)：銅及介電質(zhì)。介電質(zhì)可以是氧化硅或高分子材料，二者各有優(yōu)缺點(diǎn)，使用何種物質(zhì)依制程需要而定。由于晶圓鍵合時(shí)牽涉到銅及介電質(zhì)兩種材料界面，所以稱(chēng)之為混合鍵合。

2片晶圓面對(duì)面鍵合時(shí)是銅金屬對(duì)銅金屬、介電值對(duì)介電質(zhì)，兩邊鍵合界面的形狀、位置完全相同，晶粒大小形狀也必須一樣。所以使用混合鍵合先進(jìn)封裝技術(shù)的次系統(tǒng)產(chǎn)品各成分元件必須從產(chǎn)品設(shè)計(jì)、線(xiàn)路設(shè)計(jì)時(shí)就開(kāi)始共同協(xié)作。

混合鍵合制程約略如下：兩邊晶圓在完成最上層之金屬制程后，經(jīng)化學(xué)機(jī)械研磨（Chemical-Mechanical Polishing；CMP）及清洗后，2片晶圓面對(duì)面對(duì)齊（alignment）。介電質(zhì)先經(jīng)離子活化（ion activation），兩邊介電質(zhì)接觸后產(chǎn)生共價(jià)鍵。兩邊銅的表面原先較介電質(zhì)稍低，在退火（annealing）時(shí)因膨脹系數(shù)較介電質(zhì)為大而增高接合，兩邊銅離子因相互擴(kuò)散（diffusion）進(jìn)入對(duì)方而形成密切的永久性接合。

晶圓平坦化（planarization）不足、殘留粒子、對(duì)齊誤差及金屬界面孔隙（void）等均有可能影響元件特性或失效。

目前混合鍵合機(jī)臺(tái)已有多家設(shè)備廠(chǎng)商投入量產(chǎn)。如EVG、SUSS MicroTech、TEL、AML等，典型機(jī)臺(tái)如EVG的Gimini系列。由于現(xiàn)代設(shè)備廠(chǎng)商在銷(xiāo)售機(jī)臺(tái)時(shí)多附有機(jī)臺(tái)相關(guān)之基礎(chǔ)制程，混合鍵合制程的開(kāi)發(fā)通常不算是嚴(yán)峻的挑戰(zhàn)。

目前銅混合鍵合的封裝制程良率已經(jīng)可以到達(dá)一般后段封裝的典型良率99%以上。一部分原因是于此技術(shù)的累積發(fā)展與已經(jīng)商業(yè)化的機(jī)臺(tái)設(shè)備同步，但是更重要的原因是兩邊芯片的設(shè)計(jì)團(tuán)隊(duì)期前的設(shè)計(jì)溝通，在重復(fù)單元區(qū)留下適度的冗余（redundancy），當(dāng)鍵合時(shí)發(fā)生缺陷時(shí)，有足夠的空間來(lái)騰挪。

審核編輯：湯梓紅