一、28nm工藝下的ADC

隨著無線通信向高速、寬帶方向發(fā)展，對于無線信號接收機提出了越來越高的要求。特別是在電子戰(zhàn)領(lǐng)域、信號情報偵察應(yīng)用方向?qū)τ诟邘挕⑿⌒突?、輕型化以及低功率（Size, Weight and Power: SWaP）ADC的需求更加迫切。65nm制程的ADC在向更高速的、高帶寬的數(shù)據(jù)變換器擴展的時候遇到了一些固有的障礙：工藝制程、帶寬限制等方面。28nm的先進工藝制程正在打破這個界限，從而使得原本一些無法考慮實現(xiàn)的接收機的架構(gòu)或者性能得到很大的促進。接下來我們就從幾個角度來看看28nm的ADC具有哪些應(yīng)用的優(yōu)勢。

在寬帶的雷達電子戰(zhàn)領(lǐng)域中，系統(tǒng)的研發(fā)人員在設(shè)計高性能、低SWaP的接收機的時候會面臨很多挑戰(zhàn)。在接收機中ADC扮演了一個非常重要的角色，以至于有時候會因為ADC的性能而采用不同的接收機架構(gòu)。ADC的性能參數(shù)包括了采樣率、帶寬、分辨率，都會影響射頻RF鏈路以及后端的DSP。高采樣率和帶寬能夠一次性捕捉分析寬帶的RF信號，同時降低掃描時間、保持更高分辨率，能夠提高分析的性能，降低虛警概率。

28nm的晶體管能夠降低寄生的柵極電容，實現(xiàn)更快的開關(guān)速度，同時僅需要很低的功率來驅(qū)動即可。28nm的工藝不僅能夠提高單個晶體管的性能，同時能夠在單位面積上集成更多的晶體管以獲得更優(yōu)異的信號處理能力。28nm工藝下實現(xiàn)的高采樣率ADC在電子戰(zhàn)方向中的信號情報偵察、電子戰(zhàn)防御（Electronic Protect：EP）、電子戰(zhàn)支援（ElectronicSupport：ES）應(yīng)用需求十分迫切。

采用28nm的工藝，同時也帶給了半導體廠商更多的設(shè)計思路。能夠在ADC中集成更多的混合信號處理單元以保證在同等的SWaP條件下提高ADC的性能。例如NCO（Numerically Controlled Oscillators：數(shù)控振蕩器，其作用類似于本振源，提供一個混頻信號）和DDC（Digital Downconverters：數(shù)字下變頻器，其作用是將高頻信號在數(shù)字域進行下變頻，降低頻率以便于后續(xù)處理）。

在提高了采樣率和帶寬之后面臨著有大量的數(shù)據(jù)吞吐（GSPS），在研發(fā)過程中就需要找到能夠與之相匹配的數(shù)據(jù)接口傳輸數(shù)據(jù)。目前市場上很多28nm的ADC數(shù)據(jù)輸出速率已經(jīng)超過了10Gbps，采用的接口通常為JESD204B，但是引入由串行和解串路由Gbps帶來的JESD相關(guān)電路布局、信號完整性分析方面的問題，進一步提升設(shè)計研發(fā)的難度。可以通過集成NCO、DDC實現(xiàn)降采樣，變換到基帶，結(jié)合數(shù)字濾波能夠保持很高速的數(shù)據(jù)輸出速率。所以集成NCO、DDC以實現(xiàn)降采樣是保持高速數(shù)據(jù)的有效方法。另外一方面，如果JESD204B輸出的數(shù)據(jù)沒有經(jīng)過降采樣，一直維持在非常高速的傳輸下，所需要的功率、產(chǎn)生的功耗將會非常大。因此，采用抽取濾波的方式能夠降低功耗。

總的來說，在電子戰(zhàn)領(lǐng)域?qū)τ诩闪薔CO、DDC的高速的、高帶寬、高分辨率的ADC的應(yīng)用能夠極大的提升接收機的性能，先進工藝制程的ADC能夠有效的解決低SWaP與高速數(shù)據(jù)之間的矛盾關(guān)系，為實現(xiàn)高性能的接收機提供了有效的解決方案。

二、ADC芯片的工藝方案

在ADC方向上，CMOS工藝已經(jīng)成為一種主流的工藝實現(xiàn)方式。CMOS工藝具有較低的寄生電容、電感以及電阻效應(yīng)，是Δ-Σ、SAR以及Pipeline架構(gòu)（基于開關(guān)電容型的電路）的ADC的主要實現(xiàn)工藝。

BiCMOS的工藝成本較高，在一些性能要求較高的模擬前端需要使用。例如混頻器、采樣保持電路、輸入放大器以及高精度參考電壓都利用雙極型實現(xiàn)的，其他的功能電路利用CMOS實現(xiàn)。

GaAs在ADC方面的應(yīng)用主要在6-8bit，采樣率大于1G的flash架構(gòu)中使用。這一類的ADC通常成本、功率都比較高，但是市場較為小。

三、ADC對接收機系統(tǒng)架構(gòu)的影響

接收機按照不同的RF信號變頻處理方式可以分為三種：超外差式、直接RF采樣、直接下變頻（零中頻）。

1.超外差接收機

RF信號通過與本振信號混頻后變到中頻IF，在進行后入處理。超外差式接收機應(yīng)用的時間早、架構(gòu)較為成熟、性能表現(xiàn)穩(wěn)定。通常會采用較高的IF頻率結(jié)合濾波器來抑制鏡像頻率干擾，或者通過多級下變頻器逐級變頻實現(xiàn)鏡頻抑制。

同架構(gòu)圖中可以看出來，超外差接收機的架構(gòu)較為復(fù)雜。通常需要很大的驅(qū)動功率以及電路布局才能夠獲得較合適的工作帶寬，與現(xiàn)在系統(tǒng)對低SWaP的需求相違背。

2. 超外差接收機

直接RF采樣是市場和研發(fā)人員一直在追求的接收機架構(gòu)。目前主要的障礙在直接射頻采樣的速度、大輸入帶寬與ADC的速率之間不匹配的問題。這也是限制這類架構(gòu)向更高頻段發(fā)展的重要原因。

目前主要應(yīng)用還是集中在較高的奈奎斯特頻段（采樣率與信號頻率之間的關(guān)系）的L/S波段的接收機中。下一步隨著ADC的發(fā)展，將會逐步向C-band，X-band擴展。

3. 零中頻

零中頻是對數(shù)據(jù)變換帶寬利用效率最高的架構(gòu)。ADC通常工作在第一奈奎斯特采樣區(qū)間。信號通過與正交的本振信號混頻過后形成兩路I/Q正交信號，然后分別進行ADC。

主要的難點在于保持較好的I/Q信號的平衡，以獲得較好的鏡像抑制、本振泄露以及直流偏移等。目前通過集成整個零中頻信號鏈路并結(jié)合數(shù)字校準技術(shù)已經(jīng)解決了這些問題，進一步打開了該類型接收機的應(yīng)用市場，在多種應(yīng)用場合已經(jīng)逐步采用這種類型的接收機。

以超外差結(jié)構(gòu)為例，介紹ADC對其架構(gòu)的影響。通常在低速的ADC時代，因為工作帶寬與輸入頻率的比例很大，使得通過單級下變頻直接做低頻濾波較為困難，很多微波接收機通常都是采用多級變頻的模式。

圖片來源：ADI官網(wǎng)

隨著ADC的采樣率、輸入帶寬的提高，使得單級變頻架構(gòu)逐步進入應(yīng)用。典型的框架如下圖所示：

圖片來源：ADI官網(wǎng)

接收鏈路最開始是一個低噪放，但是在有些特定的應(yīng)用領(lǐng)域，例如面對大功率電子對抗設(shè)備會在前端加載一個限幅器降低輸入功率的幅度。隨后經(jīng)過帶通濾波、放大、低通濾波、下變頻、低通濾波、放大，在進入ADC之前需要做一個抗混疊濾波，濾除掉一些干擾、雜散以及諧波信號。信號進入ADC進行數(shù)據(jù)變換，后續(xù)的電路都是圍繞著ADC進行設(shè)計的。

有沒有必要在每一種接收機或者設(shè)備中都采用高速、高精度的ADC？這是需要結(jié)合具體的應(yīng)用場景來討論的。當面對的是寬帶、高速的信號，典型的就是電子電子對抗、大數(shù)據(jù)量通信、頻譜測試測量等，高速的ADC就顯得必不可少。從系統(tǒng)架構(gòu)方面來看，能夠有效降低系統(tǒng)復(fù)雜程度；從性能方面來說，能夠提高高吞吐量的數(shù)據(jù)采集變換。同時結(jié)合不同的接收機架構(gòu)，在面對射頻直采和零中頻的應(yīng)用，高性能的ADC的需求更加迫切，大帶寬、高采樣率等特點有助于研發(fā)人員采用緊湊的系統(tǒng)架構(gòu)；超外差結(jié)構(gòu)中，高性能的ADC也能夠在一定程度上降低系統(tǒng)的復(fù)雜程度，但是如果需要考慮到性價比、成本方面的問題，如果能夠采用成本較低的多級變頻的方案+性能適合的ADC來實現(xiàn)也是一種方案。

綜上，考慮到架構(gòu)性價比、成本、性能優(yōu)勢以及復(fù)雜程度，雖然不是每一種接收機架構(gòu)都需要用到高速、高分辨率的ADC，但是高速的ADC能夠極大的降低接收機的架構(gòu)復(fù)雜度、提高性能，這也正式復(fù)合了系統(tǒng)朝著低SWaP方向發(fā)展的技術(shù)和應(yīng)用趨勢。

四、ADC中的NCO和DDC如何工作的

首先我們先來回答幾個問題。

• 為什么要做降采樣？

降采樣，顧名思義，降低采樣率。為什么要做降采樣，那是因為之前用了采樣率過高的ADC。那為啥不直接用低采樣率的ADC就可以了嗎？

用高速的ADC，個人覺得主要原因如下：

第一、因為接收和采集的信號是寬帶、高速的信號，需要采集的信號往往是一些寬帶的信號，必要時候還需要在一個很寬的頻段內(nèi)進行掃頻。所以為了實現(xiàn)匹配，采用高速的ADC是必備的。

第二、可以降低對射頻前端模擬濾波器的要求。濾波器的設(shè)計難點在于盡量需要一個很好的矩形系數(shù)，又希望只采用幾階就能夠?qū)崿F(xiàn)，這之間就存在trade-off的設(shè)計。模擬濾波器通帶越窄、帶外衰減越陡峭、衰減越大，需要的濾波器階數(shù)就越多，濾波器的設(shè)計成本就越高，有時甚至無法研制出來。所以采用寬帶的濾波器結(jié)合逐級濾波，進來的信號量也就很大，就需要用到高速的ADC了。

為什么又需要再后面降低采樣率呢？主要是因為ADC過后，需要將數(shù)據(jù)傳輸?shù)胶罄m(xù)的DSP、FPGA等基帶數(shù)字信號處理電路進行分析處理，這中間存在一個速率匹配的問題。高速的ADC不經(jīng)過降采樣出來的信號速率通常很高，DSP的時鐘速率是無法跟上的，所以需要經(jīng)過降采樣處理。第二，ADC的數(shù)據(jù)輸出接口如果一直保持在很高的數(shù)據(jù)傳輸速率下，其需要驅(qū)動的功率就很高，功耗也提高，芯片的功耗、散熱是一個非常大的問題。

• 為什么是先濾波、再降采樣而不是先降采樣再濾波？

在信號與系統(tǒng)中表述過，時域離散對應(yīng)頻域周期、時域連續(xù)對應(yīng)頻域離散。（信號與系統(tǒng)第三章和第四章）。直觀的就是時域上的周期方波通過傅里葉變換成為了頻域上的Sinc函數(shù)，如下圖。

圖片來源：《信號與系統(tǒng)》

假設(shè)，輸入信號如下左邊是時域，右邊是頻域：

圖片來源：《信號與系統(tǒng)》

經(jīng)過ADC采樣之后，時域和頻域分別變成如下，時域離散對應(yīng)頻域周期。

圖片來源：《信號與系統(tǒng)》

降采樣過程實際上是在對AD采樣之后的數(shù)據(jù)進行抽取濾波，即是間隔一定的數(shù)量進行抽過去采樣，如下圖所示左所示。這個過程可以看作是對已經(jīng)在頻域上周期了的信號又做了一次周期，結(jié)果如下圖右邊所示。此時的信號在頻域上面已經(jīng)發(fā)生了混疊。

所以，需要在采樣之后濾波，然后再進行降采樣，就可以得到?jīng)]有混疊的信號。

回到NCO和DDC。NCO：Numerical ControlOscillator，數(shù)控振蕩器，集成在DDC中，用于為輸入信號分成I/Q信號提供本振混頻。

DDC：Digital Downconverters，數(shù)字下變頻器，進行降采樣工作。

圖片來源：ADI官網(wǎng)

信號經(jīng)過采樣之后進入DDC，首先通過NCO，與NCO提供的兩路相位相差90°的信號進行混頻，從一個較高頻率變換到較低頻率；然后通過濾波器進行抽過去濾波；接著選擇性的是否進行一個放大；最后輸出兩路I/Q信號。

圖片來源：ADI官網(wǎng)

DDC中的濾波器一般來說采用級聯(lián)方式首先的，分為三級，按照順序分別是梳狀濾波器（CIC），第二級半帶濾波器（HBF），第三級有限沖激響應(yīng)濾波器（FIR）。

CIC是一種不需要進行乘除法運算的濾波器，只需要加減法和移位運算就可以。乘法運算是一種非常耗費資源的運算，因為實際上在數(shù)字計算中本質(zhì)上是沒有乘法運算的，還是通過加減法結(jié)合移位運算進行的。乘法運算實質(zhì)上是一堆加減法+移位運算的集合。在提出CIC之前都是直接用乘法運算進行一級濾波的，成本很高，同時運算速率有限。采用了CIC能夠很好的將高頻速率降低，同時修復(fù)帶內(nèi)平坦度，為后面兩級濾波設(shè)計降低了難度。

HBF作為第二級濾波器，運算量是FIR的一半。

FIR低通濾波器，它的作用是對經(jīng)過抽取濾波后的波形進行整形，因為經(jīng)過抽取濾波之后，仍然會有一部分波形處于有效頻帶之外，故需要低通濾波器將這部分帶外波形除去，剩下帶內(nèi)的信號提供給后端的 DSP 處理。