隨著工業(yè)界開始大批量生產(chǎn)下一代PoP器件，表面組裝和PoP組裝的工藝及材料標準必須隨之進行改進。

當蘋果公司的iPhone在2007年亮相時，隨即便被拆開展現(xiàn)在眾人面前，層疊封裝（PoP）技術(shù)又進入了人們的視野。PoP曾經(jīng)是眾人關(guān)注的焦點。然而有相當長的一段時間內(nèi)PoP消失了。目前，更先進的手機將處理器和存儲器結(jié)合在一起，PoP又成為這類手機的封裝選擇方案。

平穩(wěn)的度過幾年后，所有主要的手機制造商都已轉(zhuǎn)移到PoP結(jié)構(gòu)來，這是帶動他們旗艦產(chǎn)品的引擎。其原因不但關(guān)系到尺寸和性能——這是直觀可見的，而且也關(guān)系到商業(yè)因素和供應鏈，雖然這一點并不明顯。PoP的未來十分光明，因為很多新產(chǎn)品都正在采用它，這些產(chǎn)品要求性能不斷提高，形狀因子繼續(xù)縮小，以及不同的存儲器配置和接口。多樣的PoP正處于快速發(fā)展階段，以滿足不斷增加的需求。PoP這種形式已證明了自身的成熟性，那么除手機之外的其他應用也開始受益于PoP的采用。

應當指出，德州儀器和諾基亞第一個認識到PoP的潛力，并實施大規(guī)模的生產(chǎn)。移動電話的印刷電路板（PCB）上總有一些存儲器和處理器。在過去，這些器件是單獨封裝、并排分布的。消費者要求他們的手機中含有最新的、功能豐富的各種應用，這需要越來越多的存儲器，因此就迫切要求在相同封裝尺寸和形狀因子下對存儲器件進行疊層。這種方法曾獲得巨大的成功。因此，當今每個電話中平均至少含有一個裸片疊層封裝，而且這種趨勢還是逐漸增加的。

將存儲器疊層在邏輯器件上看似比較合理，這可以實現(xiàn)更大規(guī)模的小型化、性能和成本效益。然而，看似符合邏輯的想法卻并非如此簡單。因為邏輯處理器是邏輯加存儲配置或疊層中價值較高的器件，邏輯器件制造商在將他們的邏輯器件與存儲器件集成時遇到很大困難。他們預計購買晶圓形式的存儲器，但這并不是他們自身的產(chǎn)品，因此他們對存儲器件的測試良率、交互作用和質(zhì)量非常關(guān)心。此外，存儲器測試的專業(yè)性非常強，最好留給存儲器制造商來完成，并可查看測試結(jié)果，以免遇到意想不到的復雜性和高成本。經(jīng)過前期幾次倒霉的嘗試，大多數(shù)想將邏輯與存儲器件集成在同一封裝體內(nèi)的邏輯器件制造商都在焦慮地尋找更好的方法。

PoP解決方案

PoP被認為是更好的方案，可在同一封裝體內(nèi)集成邏輯和存儲器件（圖1）。PoP的底部可

容納邏輯器件，這種封裝的底面可以處理高引腳數(shù)，要求器件采用微小的焊球間距。PoP的頂部可容納存儲器件或器件疊層。由于存儲器件一般要求引腳數(shù)較低，可以通過周邊陣列來處理，即在兩個封裝體互連的封裝邊緣處。封裝體的底部可以由邏輯器件制造商來制造和測試——每個都會影響他們核心的能力和技術(shù)。在一個封裝內(nèi)集成外來的芯片所造成的責任問題可以消除了，因為每個制造商只負責他們自己的封裝。終端用戶、手持設備制造商可以通過調(diào)配來獲利，即傳統(tǒng)的存儲器供應商來供應頂部封裝，邏輯器件供應商來提供底部封裝。他們的配置也比較靈活，有多個存儲器貨源和封裝類型，可以與多個處理器封裝類型和供應商相匹配。

如果邏輯器件和存儲器件都被集成到同一個疊層封裝中，那么手機制造商則無需再列出特定的器件組合方案。通過JEDEC的電學（取決于內(nèi)部存儲器的配置）和機械標準，可以靈活地實現(xiàn)頂部存儲器件封裝與底部邏輯器件封裝的組合。底部封裝也遵守JEDEC的機械標準。這樣的標準化允許制造商設計并生產(chǎn)能夠彼此兼容的產(chǎn)品，這也是為什么PoP終于成熟，并且在過去幾年內(nèi)投放市場進行大量生產(chǎn)的一個基本原因。

今天，將PoP投入量產(chǎn)并不輕松，如同所有新型封裝技術(shù)一樣，還有很多障礙需要克服。為實現(xiàn)靈活的PoP結(jié)構(gòu)，封裝疊層需要在PCB上同時塑模并再回流。此前并不容易實現(xiàn)，需要手機制造商或者其電子制造服務提供商（基板組裝）進行開發(fā)和優(yōu)化。兩個球柵陣列（BGA）封裝不但可以在相互的頂部進行再回流，而且再回流兩個非常薄的、相對大些、窄間距的BGA在某種程度上也是新的挑戰(zhàn)。由于兩種封裝的間距都相對較窄（一般為0.65 mm的間距或者小于封裝體到封裝體之間的互連），再回流過程中每個封裝體能夠承受的翹曲量是非常有限的。以前，再回流過程中封裝翹曲并不是影響表面貼裝良率的主要考慮因素。

現(xiàn)在已經(jīng)可以度量并控制封裝翹曲。使問題進一步復雜的原因是該結(jié)構(gòu)很難控制底部PoP的翹曲。底部PoP的外圍缺乏模塑密封材料，可以互連到頂部封裝。因此，外圍由一個無支持的封裝基板組成。為了降低整個疊層PoP的高度，基板又被盡可能地做薄。因為基板會由于再回流的溫度而膨脹（所有PoP都在稍高的再回流溫度下采用無鉛焊球，而非共晶錫鉛焊球），這樣的配置會內(nèi)在的導致翹曲。封裝尺寸、器件尺寸、基板厚度和成分、模塑密封材料、裸片粘接厚度和材料全都在決定底部PoP翹曲中發(fā)揮重要作用。同樣地，必須對它們進行優(yōu)化才可能生產(chǎn)出滿足表面組裝良率要求的底部PoP。一般而言，如果PoP疊層無法再回流到PCB上，就無法選擇重做，因此對于基板組裝時初次通過的良率要求是非常高的。

控制頂部封裝的翹曲也是一項挑戰(zhàn)。頂部PoP內(nèi)部可疊層2至5片裸片。這些器件的尺寸各式各樣：一些器件尺寸相同或相近，需要在疊層裸片之間采用間隔夾層，這樣才能使引線鍵合到基板上。雖然再回流時觀察封裝的頂部會發(fā)現(xiàn)一般底部PoP的外形有些凹陷，然而頂部PoP的外形也會凹陷或凸起。盡管頂部PoP將模塑密封材料擴展到封裝邊緣，通常產(chǎn)生的翹曲小于底部PoP，頂部PoP的翹曲必須經(jīng)常容忍底部封裝的翹曲或者保持繃緊狀態(tài)以允許底部封裝中更高的翹曲。封裝材料和厚度的優(yōu)化對于頂部PoP實現(xiàn)合格的表面組裝良率是非常重要的。再回流過程中以頂部和底部封裝為目標的翹曲最初大約80μm。然而，隨著大量的調(diào)查，對于0.65 mm的封裝到封裝互連間距，一些顧客已經(jīng)將翹曲目標降低到60μm。

當前PoP的趨勢和進步

當前的趨勢是朝向更小化和更高密度的PoP發(fā)展，封裝到封裝的互連間距有0.5mm，這類封裝要求再回流時翹曲低至50μm，這類封裝也將會使底部PoP的底部上的焊球間距轉(zhuǎn)移到0.4mm，由于高引腳數(shù)和受限的封裝面積（目標一般是12×12 mm或更小的封裝尺寸），需要在室溫下滿足共面規(guī)范，再回流時滿足在焊料熔點溫度以上的苛刻的翹曲規(guī)范。在表面組裝一側(cè)，為使微細球間距的PoP組裝和再回流同時發(fā)生，正在引入改進的表面組裝工藝。當今典型的表面組裝工藝包括在PCB上印刷焊膏、放置底部PoP、在熔劑內(nèi)電鍍頂部PoP焊球、在底部PoP上放置頂部PoP、在清潔干燥的空氣中通過熔爐再回流將其熔化。引入的新型工藝包含了在焊劑或焊料糊中熔化頂部封裝焊球，可以提高再回流過程中頂部到底部的封裝互連的魯棒性。

改進表面組裝和PoP組裝的工藝和材料是必要的，因為工業(yè)開始進行下一代PoP器件的大量生產(chǎn)。當今，生產(chǎn)的大多數(shù)底部封裝可以調(diào)節(jié)鍵合線的互連。然而，倒裝芯片仍然在滿足12×12mm或更小尺寸要求的同時，一般還可適用于下一代封裝的更高密度和性能要求（圖3）。因此，大部分在印刷版上的底部PoP邏輯器件都是倒裝芯片器件。倒裝芯片的另一個優(yōu)勢是器件的組裝高度小于模塑密封鍵合線器件的高度。倒裝芯片器件無需進行模塑密封，這就降低了加工成本。然而，不采用模塑密封材料，不需要底部填充倒裝芯片器件，這會為控制封裝的翹曲帶來很大的挑戰(zhàn)。

控制封裝翹曲

為控制封裝翹曲，稍厚的基板和新型封裝材料需要進行檢測。為滿足最大為0.22mm（JEDEC機械規(guī)范）的組裝高度，可以減薄倒裝芯片，可允許在頂部組裝0.5mm間距的頂部PoP。其他底部PoP的變化也正在進行開發(fā)，可有助于控制封裝翹曲，允許采用更厚的裸片。目前開發(fā)的底部封裝中，中心處采用模塑密封化合物的倒裝芯片，或者將模塑化合物擴展到封裝邊緣處。這些封裝一般在頂部四周處（焊盤上的焊料或其他方案）有內(nèi)建的互連通孔，有助于與頂部PoP“橋接縫隙”。這種“橋接”方案也正在被含有兩個裸片疊層的底部封裝所采用。某些先進的下一代PoP要求邏輯器件和邏輯器件或者邏輯器件和模擬器件疊層在一起。這類疊層中的底部裸片是倒裝芯片或者是鍵合線，但頂部裸片總是采用引線鍵合。因此，必須要求模塑封裝，除非頂部PoP采用0.65 mm的焊球間距，“橋接”方案是必須的。

降低高度

當今，降低疊層高度是PoP所面臨的最困難的挑戰(zhàn)之一。目前，PoP一般是手機中的數(shù)字部分或PCB側(cè)面最厚的封裝。雖然其它的封裝，包括裸片疊層封裝，其封裝高度最大為1.2mm，或者更低，而PoP疊層正努力滿足最大高度為1.4mm。早期PoP疊層的最大高度在1.8mm附近，現(xiàn)在PoP疊層最大高度范圍在1.6mm內(nèi)。降低疊層高度的難度在于減少器件組裝的高度，或者底部封裝之間密封模塑所要求的間隙。如前面討論所說，降低厚度可產(chǎn)生更高的翹曲。可以降低頂部PoP，但是在大量生產(chǎn)中頂部PoP都采用最薄的基板和裸片厚度（基板厚度0.13 mm，裸片厚度60至75μm）。進一步降低要求更加薄的基板、裸片粘接材料（裸片粘接薄膜），需要裸片厚度60μm以下。這些材料的供應成本通常是額外的費用，生產(chǎn)中這些更薄材料和器件的處理都是有疑問的。

在 過 去 幾 年內(nèi)，新型PoP解 決 方 案 已被 引 進 ， 在滿 足 最 高 高度1.4 mm的要求同時，可在頂部PoP內(nèi)疊層兩個存儲器件。將來，這類PoP疊層將采用非常薄的存儲裸片和更加先進的超薄封裝材料，能夠滿足最高高度為1.2 mm。

PoP的未來

新型PoP及其變化正在冉冉升起，可以解決目前傳統(tǒng)PoP的一些弱點。例如，隨著封裝變得越來越薄，焊球間距越來越小，一種控制PoP翹曲挑戰(zhàn)的解決方式是在組裝到PCB上之前將頂部和底部封裝組裝到一起。雖然這削弱了PoP在靈活性上的優(yōu)點，但是在基板組裝前進行“預疊層”是一項相對簡單的工藝，再回流過程中比較容易控制——再回流中PCB自身的翹曲。對預疊層PoP進行測試，可確保它是良好的，并且能夠展現(xiàn)出比單獨的頂部或底部PoP更低的翹曲，因此制造PoP類似于在PCB上組裝一個更加傳統(tǒng)的窄間距BGA。預疊層PoP非常吸引那些現(xiàn)在能為終端客戶提供低端邏輯器件和頂部存儲器件的器件制造商。這種選擇吸引的不是那些經(jīng)營移動手持設備的終端客戶，而是期待為自己的產(chǎn)品采用PoP的客戶。

隨著底部PoP的處理器性能和容量持續(xù)增高，裸片的面積越來越大，即使晶圓工藝尺寸從90 nm縮減到65 nm甚至以下，這些都造成很難在12×12mm或更小的封裝體內(nèi)安置器件，而這正是目前所需要的。扇入PoP解決方案（底部PoP的頂部表面上的焊盤不在四周，而在中心）已經(jīng)開始研發(fā)，為獲得更小、更高密度的PoP器件以及更大的裸片與封裝比率（圖4）。扇入PoP也能夠達到一個更小的、更大成本效益的中間BGA頂部PoP。因為模塑密封或者封裝頂部的表面可擴展到封裝邊緣，已經(jīng)證明，這類封裝比傳統(tǒng)PoP解決方案的翹曲更小。扇入PoP的另一優(yōu)點是在頂部疊層封裝上能夠容納更高數(shù)目的互連。這無需增大封裝體即可獲得，因為頂部中心互連陣列間距為0.5 mm，甚至0.4 mm。這允許處理器到處理器封裝疊層或者處理器到高引腳數(shù)的存儲器接口，這是手機制造商的關(guān)鍵技術(shù)。在某種意義上講，類似扇入PoP的PoP變化正在擔負基板內(nèi)嵌入元件的任務，而扇出晶圓級封裝方法則將目標致力于填補未來。

結(jié)論

作為一種封裝形式，PoP早已出現(xiàn)，但將在數(shù)年內(nèi)成為在手機中處理器與存儲器組合的主流封裝形式。許多新產(chǎn)品將采用PoP形式發(fā)布，引入PoP中新的變化可以滿足更小尺寸、更低高度、更高性能、更加精細焊球間距和引腳數(shù)目等方面的要求。新材料的引入及改進將有效的緩解封裝的翹曲問題，并且新型表面貼裝技術(shù)也有助于達到滿足要求的板級組裝良率。PoP正在從手機應用擴展到其他的手持設備和存儲應用中，并且這種趨勢將有可能繼續(xù)下去。因此，PoP仍將繼續(xù)位居3D封裝創(chuàng)新的最前沿。

審核編輯：劉清