近日，芯礪智能與燧原科技聯(lián)手推出了基于Chiplet定制化NPU的高效協(xié)同運(yùn)算架構(gòu)，這項(xiàng)成果顯著提升了多個(gè)精巧芯片（Chiplet）內(nèi)眾多NPU運(yùn)算單元之間的協(xié)同工作效率，有助于推動(dòng)AI算力向著更高性能、更低成本以及更加易于擴(kuò)展的趨勢(shì)邁進(jìn)，有力地推動(dòng)算力基礎(chǔ)設(shè)施的構(gòu)建。

伴隨著AI大模型時(shí)代的來(lái)臨，全球算力需求呈現(xiàn)出旺盛增長(zhǎng)態(tài)勢(shì)。在摩爾定律放緩背景下，傳統(tǒng)單一芯片模式已無(wú)法準(zhǔn)確應(yīng)對(duì)日益復(fù)雜多元的算法和應(yīng)用需求。而高性能的Chiplet芯片作為解決此難題的關(guān)鍵方案正逐漸成為主流選擇。然而，如何使兩個(gè)及更多的算力單元達(dá)成至線性算力疊加的極致效果，始終是業(yè)界面臨的重大挑戰(zhàn)。

本次財(cái)經(jīng)新聞中提到的燧原科技與芯礪智能的合作研發(fā)項(xiàng)目，是雙方團(tuán)隊(duì)長(zhǎng)期積累的技術(shù)碩果和緊密協(xié)作的產(chǎn)物。他們共同開(kāi)發(fā)的這套全新NPU協(xié)同運(yùn)算架構(gòu)，建立在芯礪智能超低延遲（《5ns）的專利Chiplet D2D互連技術(shù)之上，成功填補(bǔ)了跨Die數(shù)據(jù)傳輸導(dǎo)致的性能損失。此外，結(jié)合芯礪智能獨(dú)特的模型切割及優(yōu)化技術(shù)，實(shí)現(xiàn)在跨Die算力單元NPU上的復(fù)雜大型網(wǎng)絡(luò)部署，進(jìn)而確保了高效的運(yùn)算效率。

經(jīng)過(guò)工程團(tuán)隊(duì)在FPGA原型平臺(tái)上的反復(fù)測(cè)試驗(yàn)證，他們發(fā)現(xiàn)Resnet50等常見(jiàn)算法在雙FPGA機(jī)組與單FPGA組相比，聯(lián)合運(yùn)的效率提升達(dá)到驚人的1.936倍，基本達(dá)到預(yù)期的線性疊加效果。

對(duì)此，燧原科技首席運(yùn)營(yíng)官?gòu)垇喠直硎?，基于Chiplet的NPU協(xié)同運(yùn)算架構(gòu)具有極高的實(shí)用價(jià)值，它是我們關(guān)注的重點(diǎn)方向之一，也是我們基于人工智能算力基礎(chǔ)設(shè)施建設(shè)的一次重大嘗試與突破。通過(guò)與芯礪智能的深度合作，我們成功展示了如何運(yùn)用這種新的算力擴(kuò)展方式來(lái)更好地適應(yīng)超大規(guī)模數(shù)據(jù)中心對(duì)于性能與功能的持續(xù)提升需求。展望未來(lái)，我們期待能夠繼續(xù)深化與芯礪智能的合作關(guān)系，共同為中國(guó)算力底座的建設(shè)添磚加瓦。

尤其值得一提的是，芯礪智能首席執(zhí)行官?gòu)埡暧钔嘎叮摴就瞥龅氖卓罨贑hiplet的高效NPU協(xié)同運(yùn)算架構(gòu)為其Chiplet D2D互連IP技術(shù)的又一重要突破。他深感欣慰的是，本次與燧原科技攜手推出NPU協(xié)同運(yùn)算架構(gòu)，更進(jìn)一步強(qiáng)化了兩家企業(yè)的戰(zhàn)略合作伙伴關(guān)系。未來(lái)，芯礪智能將繼續(xù)積極響應(yīng)并配合燧原的算力普惠戰(zhàn)略，大力推進(jìn)算力基礎(chǔ)設(shè)施的搭建進(jìn)程。同時(shí)，這種新型的協(xié)同運(yùn)算架構(gòu)也表明，芯礪智能具備向邊緣端應(yīng)用場(chǎng)景提供多種可擴(kuò)展AI算力的堅(jiān)實(shí)實(shí)力，進(jìn)一步堅(jiān)定了芯礪智能構(gòu)建人工智能時(shí)代算力基礎(chǔ)設(shè)施，致力于提供人人共享可用算力的宏愿。