面向高性能計(jì)算、IoT、無線接入、音頻、多媒體、消費(fèi)類電子、邊緣計(jì)算等迅速擴(kuò)展的RISC-V使用場(chǎng)景，湯谷智能發(fā)布了基于自研Logic Giant原型驗(yàn)證硬件平臺(tái)的全棧RISC-V硬件仿真加速系統(tǒng)方案。

方案可支持阿里玄鐵、香山南湖等多款常用RISC-V Core，并同時(shí)支持Verilog及Chisel等多種設(shè)計(jì)語言，配合自研TGOriPartition軟件工具，支持多核、大規(guī)模分割。支持MCU到AP多個(gè)處理器級(jí)別，流水線從2級(jí)到12級(jí)。方案支持基于RISC-V的SoC系統(tǒng)，常用外設(shè)齊全，可通過EDA工具選擇不同的RISC-V Core和外設(shè)，自動(dòng)生成可直接在原型平臺(tái)運(yùn)行的SoC系統(tǒng)，支持適配SoC系統(tǒng)的驅(qū)動(dòng)軟件及操作系統(tǒng)運(yùn)行，極大提高開發(fā)效率。

從客戶使用效果來看，方案可同時(shí)支持8路以上可編程獨(dú)立時(shí)鐘源,每一路都能支特全局時(shí)鐘同步，傳輸距離為1.5米時(shí)，采用LVDS 傳輸性能可大于1.6Gbps，延遲小于900ps。采用自研的互聯(lián)IP總線和電纜，超低延遲可同時(shí)運(yùn)行512個(gè)RISC-V Core并保持系統(tǒng)統(tǒng)一同步運(yùn)行，系統(tǒng)主頻可達(dá)到8~10MHZ以上。

為了支持多個(gè)用戶的同時(shí)使用的場(chǎng)景，方案中單個(gè)機(jī)箱可支持幾十個(gè)虛擬用戶和真實(shí)5用戶同時(shí)使用，特別是真實(shí)5用戶可動(dòng)態(tài)獨(dú)立使用分配到的FPGA邏輯資源，不與其他用戶從邏輯、時(shí)鐘、復(fù)位和外設(shè)等各種資源產(chǎn)生沖突。

審核編輯：湯梓紅