IEEE 1800-2023 SystemVerilog新版本正式發(fā)布了！

2024年3月初，在美國硅谷舉辦的DVCon2024上，IEEE-SA和Accellera聯(lián)合宣布通過IEEE Get Program可以免費獲取IEEE 1800-2023 SystemVerilog語言參考手冊。

官方說，這個版本主要是為了滿足硬件設計和驗證語言日益增長的需求。相比IEEE Std 1800-2017，不僅修正了錯誤，還加強了易于設計的Feature，提升了驗證，也增強了跨語言的交互。

在2023年的DVCon上，來自西門子 EDA的Dave Rich分享了一篇文章《What’s Next for SystemVerilog in the Upcoming IEEE 1800 standard》，講述了下一個版本的變化。

時隔一年之后，正式發(fā)布的IEEE 1800-2023是否還有新的變化或者驚喜嗎？感興趣的讀者可以自己下載后對比一下。

需要提一下的是，這次新版本的發(fā)布主要由以下公司參與制定：Cadence、Infineon、Intel、Marvell、NVIDIA、Qualcomm、Siemens、Synopsys、TI等。另有Acellera、Institute of Biomedical Engineering、Microsoft、Samsung、上海交大、ST、Verific等公司參與了投票和表決。幾乎清一色的美國公司。

我們知道從標準的發(fā)布到真正應用到項目，還有一段路要走，主要取決于EDA公司什么時候適配到開發(fā)和仿真軟件里。在這里也期待國產(chǎn)EDA們能夠早日追趕上來。