臺積電3nm工藝節(jié)點(diǎn)步入正軌，N3P預(yù)計2024年下半年量產(chǎn)
臺積電在近期舉行的技術(shù)研討會上宣布，其3納米工藝節(jié)點(diǎn)現(xiàn)已正式開始運(yùn)營。據(jù)悉，N3P節(jié)點(diǎn)有望在2024年下半年進(jìn)入批量生產(chǎn)階段。
在N3P上，公司利用之前的N3E工藝節(jié)點(diǎn)進(jìn)行優(yōu)化升級，以提升整體能效及晶體管密度。據(jù)介紹，N3E工藝節(jié)點(diǎn)的良率已達(dá)到與5納米成熟工藝相當(dāng)?shù)乃健?/p>
值得一提的是，臺積電高層透露，N3P工藝目前已通過質(zhì)量驗(yàn)證，良品率已逼近N3E。由于N3P采用了光學(xué)微縮技術(shù)，在IP模塊、設(shè)計規(guī)則、EDA工具等方面均與N3E保持高度兼容性，因此公司表示整個過渡過程十分順暢。
N3P的主要優(yōu)點(diǎn)在于其強(qiáng)大的增強(qiáng)規(guī)格。相較于N3E，芯片設(shè)計師可預(yù)期在同等功耗下性能提升約4%，或者在匹配時鐘下功耗降低約9%。此外，N3P還將晶體管密度提升了4%，這對包含邏輯、SRAM以及模擬元件在內(nèi)的典型芯片設(shè)計具有重要意義。
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