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PZSDR 軟件無線電 開發(fā)板系列板卡之P201Pro P203Pro 硬件說明—AD9361 AD9363

璞致電子科技 ? 來源:hongying188 ? 作者:hongying188 ? 2025-08-27 10:18 ? 次閱讀
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璞致 PZSDR 系列板卡之P201Pro P203Pro 硬件說明

第一章:產(chǎn)品概述

[]()1.1產(chǎn)品概述

璞致軟件無線電 PZSDR 系列包括了眾多產(chǎn)品類別,本文介紹的是

P201Pro/P203Pro 兩款,兩款硬件完全兼容,軟件完全兼容,分別使用了 XILINX 公司的 XC7Z020-2CLG400I 作為主控制器,搭載 ADI 公司的

AD9361/AD9363 射頻芯片構(gòu)成了產(chǎn)品的主體架構(gòu)。P201Pro 為 ZYNQ7020 搭 配 AD9361, P203Pro 為 ZYNQ7020 搭配 AD9363,兩款的主要差別在于射頻芯 片的帶寬不同,用戶可以根據(jù)實際需求來選擇對應產(chǎn)品。

P201Pro/P203Pro 兩款集成了多種射頻和其他硬件接口,資源豐富、 方便易用,如下圖可以概覽產(chǎn)品內(nèi)部資源結(jié)構(gòu)。

P201Pro/P203Pro 的 PCB 尺寸是長寬=11570mm,PCB 厚度為 2.2mm, 此外我們?yōu)楫a(chǎn)品配備了精美外殼,外殼尺寸為長高=1257523mm,整 個外殼也起到了散熱的作用,確保了產(chǎn)品穩(wěn)定運行。

產(chǎn)品按照工業(yè)級標準設計,工作溫度-40—85℃,采用了0.5ppm 高精 度時鐘,所有接口都做了靜電防護。

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[]()1.2********產(chǎn)品資源與框圖

如下框圖已列出產(chǎn)品板載資源,通過下表可以看到開發(fā)板所包含的所 有功能。

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[]()1.3********產(chǎn)品尺寸與外殼

如下圖分別展示了產(chǎn)品 PCBA 尺寸與外殼尺寸。

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[]()[]()第二章:硬件使用說明

本章節(jié)開始我們將系統(tǒng)介紹產(chǎn)品的硬件,以便用戶快速上手使用。

[]()2.1P201ProP203Pro對比

如下表列出了 P201Pro 和 P203Pro 的參數(shù)指標,兩款產(chǎn)品的差異點在于射頻 芯片的選用不同,所以 P201Pro 和 P203Pro 的差異表現(xiàn)在射頻端口的頻率范圍不 同、信號帶寬不同。用戶可以對比下表選擇對應產(chǎn)品使用。

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[]()2.2********關(guān)于供電

產(chǎn)品提供了三種供電方式:XH2.54 接口、TypeC 接口、DC-007B 接口,三種供 電方式為客戶在不同使用模式下供電。

XH2.54: 如果集成單板到自己的設備中,就可以通過 XH2.54 接口供電,供 電電壓范圍是 8-36V/1A。

TypeC:這里的 TypeC 接口提供了多重功能,既可以對板卡供電,直接接到 電腦 USB 接口上,即可為板卡提供 5V 電源。同時也是通信接口,提供了 JTAG、 UART通信功能,方便用戶下載和調(diào)試板卡。

DC-007B:此接口可以外接璞致提供的 12V/1A 電源適配器為設備供電。DC- 007B 與 XH2.54 是連通的,兩者只可接一個,但與 TypeC 是做了電源兼容設計, 可以兩個電源同時接上,并不沖突。

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[]()2.3********主控時鐘

單板為 PS 側(cè)提供了33.33Mhz 的時鐘輸入,輸入的管腳位置為 PS_CLK_500; 為 PL 端提供 40M 時鐘,輸入管腳位置為 IO_L11P_SRCC_35,管腳號為 L16。

[]()2.4********主控復位

單板在靠近板邊位置提供了nGST 復位按鍵,為系統(tǒng)復位按鍵,低電平有效。 此引腳分別連接到 PS 側(cè)的 PS_POR_500 和 PL 側(cè)的 IO_12N_MRCC_34(管腳位置 U19)引腳上。

[]()2.5********主控啟動模式

單板板支持三種啟動模式,分別是 JTAG、QSPI Flash、SD 卡。啟動模式的 切換可以提供板邊的撥動開關(guān)選擇,當開關(guān)撥動到 JTAG 側(cè),即為 JTAG 啟動模 式,可以通過 JTAG 接口下載調(diào)試單板;當開關(guān)撥動到 QSPI/SD 側(cè),啟動模式切 換為 QSPI Flash 和 SD 卡模式,在此模式下,我們做了特別的設計,當不接 SD 卡時,默認為 QSPI FLASH 啟動,當接了SD 卡時,啟動模式自動切換到SD 模式。

[]()2.6DDR3介紹

PS 側(cè)設計了兩顆工業(yè)級 DDR3L 芯片,單顆容量 512MB,兩顆共計容量為 1GB, 型號為 MT41K256M16TW-107IT:P,DDR3L 管腳分配直接調(diào)用系統(tǒng)分配即可。也可 以參考我司提供的例程。

[]()2.7QSPIFLASH********介紹

板載 256Mb 的 QSPI FLASH,可用于存儲啟動文件和用戶文件。 管腳定義如下表。

QSPIFLASH引腳管腳名稱管腳位置
DATA0MIO2B8
DATA1MIO3D6
DATA2MIO4B7
DATA3MIO5A6
QSPI_CSMIO1A7
QSPI_CLKMIO6A5

[]()2.8E2PROM介紹

單板上預留了一顆 E2PROM,容量為 256Kb,管腳定義如下表。

E2PROM********引腳管腳名稱管腳位置
I2C_SCLMIO10E9
I2C_SDAMIO11C6

[]()2.9PL側(cè)千兆以太網(wǎng)

單板 PL 側(cè)設計了一顆千兆以太網(wǎng)芯片,以太網(wǎng)芯片與 ZYNQ 芯片之間通過 RGMII 接口互聯(lián),連接對應管腳見下表芯片地址 PHY_AD[2:0]=001。

RMGII 信號管腳名稱管腳位置
GPHY_GTX_CLKIO_L3P_35E17
GPHY_TXD0IO_L3N_35D18
GPHY_TXD1IO_L4P_35D19
GPHY_TXD2IO_L4N_35D20
GPHY_TXD3IO_L5P_35E18
GPHY_TX_ENIO_L5N_35E19
GPHY_RX_CLKIO_L13P_MRCC_35H16
GPHY_RXD0IO_L6P_35F16
GPHY_RXD1IO_L6N_35F17
GPHY_RXD2IO_L7P_35M19
GPHY_RXD3IO_L7N_35M20
GPHY_RX_DVIO_L8P_35M17
GPHY_MDCIO_L2P_35B19
GPHY_MDIOIO_L2N_35A20

[]()2.10SD

單板上設計了 SD 卡座,與PS 側(cè) BANK501 相連,因為 BANK501 的電平為 1.8V,但 SD 的數(shù)據(jù)電平為 3.3V,所以使用 TXS02612RTWR 進行電平轉(zhuǎn)換。

如下是 SD 卡的管腳分配,更詳細電路可參考原理圖。

SD********卡管腳名稱管腳位置
SD_CLKMIO40D14
SD_CMDMIO41C17
SD_DATA0MIO42E12
SD_DATA1MIO43A9
SD_DATA2MIO44F13
SD_DATA3MIO45B15

[]()2.11USB轉(zhuǎn)JTAG和********UART

單板上設計了一路 USB 轉(zhuǎn) JTAG/UART 接口,JTAG 連接到主控芯片的 JTAG 接口上, UART 連接到主控的 UART1 管腳上。

如下是 UART 管腳分配,更詳細電路可參考原理圖。

UART管腳名稱管腳位置
UART1_TXMIO12D9
UART1_RXMIO13E8

[]()2.12USB2.0接口

單板上集成了一顆 USB2.0 芯片,如下表列出了 USB PHY 與主芯片的對應 關(guān)系。詳細信息參見底板原理圖。

USB2.0 信號管腳名稱管腳位置
USBPHY_DATA0MIO32A14
USBPHY_DATA1MIO33D15
USBPHY_DATA2MIO34A12
USBPHY_DATA3MIO35F12
USBPHY_DATA4MIO28C16
USBPHY_DATA5MIO37A10
USBPHY_DATA6MIO38E13
USBPHY_DATA7MIO39C18
USBPHY_STPMIO30C15
USBPHY_NXTMIO31E16
USBPHY_DIRMIO29C13
USBPHY_CLKOUTMIO36A11
USB_nRSETMIO48B12

[]()[]()2.13AD9361介紹

產(chǎn)品射頻部分使用了 ADI 公司的 AD9361,本小節(jié)我們將從射頻鏈路、數(shù)據(jù) 通道、時鐘部分詳細介紹。

[]()2.13.1********射頻前端電路

射頻前端電路涉及到巴倫、功放、以及射頻開關(guān)三部分。巴倫的帶寬為 10M- 6Ghz,覆蓋了 AD9361 的通信帶寬。

功放的帶寬是 50M-6Ghz,也是覆蓋了 AD9361 的通信帶寬,但功放在整個通 信帶寬的增益平坦度略有差異,如下表可以詳細看到功放在各頻點指標。

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射頻開關(guān)采用的是 SPDT 一進兩出,帶寬為 9K-8G,并且射頻開關(guān)內(nèi)部集成 了靜電防護電路,有效防護了射頻端口。對應射頻開關(guān)的切換邏輯可以參考下表, 對于 AD9361 的 TX/RX 切換,可以參考原理圖實際連接關(guān)系來對應調(diào)整。

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此外,射頻前端我們還涉及了 4 路 LED 指示,端口設置 1 對應 LED 亮,端 口設置 0 對應 LED 滅。如下表列出了LED 管腳對應關(guān)系。

LED管腳名稱管腳位置
LED_RF_TX1IO_21P_35N15
LED_RF_RX1IO_21N_35N16
LED_RF_TX2IO_22P_35L14
LED_RF_RX2IO_22N_35L15

[]()2.13.2AD9361控制和數(shù)據(jù)端口

AD9361 數(shù)字端口分為數(shù)據(jù)端口和控制端口兩部分,數(shù)據(jù)端口可以定義為 LVCMOS 也可以定義成 LVDS,LVCMOS 的通信速率不高,所以璞致提供的項目工程 里默認用 LVDS 接口來定義數(shù)據(jù)端口,如下表列出了管腳對應關(guān)系,也可以參考原 理圖。

AD9361 接口管腳名稱管腳位置
AD9631_TX_P0IO_8P_34W14
AD9631_TX_N0IO_8N_34Y14
AD9631_TX_P1IO_5P_34T14
AD9631_TX_N1IO_5N_34T15
AD9631_TX_P2IO_4P_34V12
AD9631_TX_N2IO_4N_34W13
AD9631_TX_P3IO_10P_34V15
AD9631_TX_N3IO_10N_34W15
AD9631_TX_P4IO_6P_34P14
AD9631_TX_N4IO_6N_34R14
AD9631_TX_P5IO_9P_34T16
AD9631_TX_N5IO_9N_34U17
AD9631_TX_FRAME_PIO_7P_34Y16
AD9631_TX_FRAME_NIO_7N_34Y17
AD9631_FB_CLK_PIO_11P_SRCC_34U14
AD9631_FB_CLK_NIO_11N_SRCC_34U15
AD9631_RX_P0IO_21P_34V17
AD9631_RX_N0IO_21N_34V18
AD9631_RX_P1IO_17P_34Y18

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AD9631_RX_N1IO_17N_34Y19
AD9631_RX_P2IO_16P_34V20
AD9631_RX_N2IO_16N_34W20
AD9631_RX_P3IO_18P_34V16
AD9631_RX_N3IO_18N_34W16
AD9631_RX_P4IO_15P_34T20
AD9631_RX_N4IO_15N_34U20
AD9631_RX_P5IO_20P_34T17
AD9631_RX_N5IO_20N_34R18
AD9631_RX_FRAME_PIO_19P_34R16
AD9631_RX_FRAME_NIO_19N_34R17
AD9631_DATA_CLK_PIO_13P_MRCC_34N18
AD9631_DATA_CLK_NIO_13N_MRCC_34P19
AD9631_CLK_OUTIO_14P_SRCC_34N20
AD9631_SPI_CLKIO_1P_34T11
AD9631_SPI_nCSIO_1N_34T10
AD9631_SPI_DIIO_2P_34T12
AD9631_SPI_DOIO_2N_34U12
AD9631_nRSTIO_22N_34W19
AD9631_ENABLEIO_23P_34N17
AD9631_EN_AGCIO_23N_34P18
AD9631_SYNC_INIO_24P_34P15
AD9631_TXNRXIO_24N_34P16
AD9631_CTRL_OUT0IO_14P_SRCC_13Y9
AD9631_CTRL_OUT1IO_16P_13W10
AD9631_CTRL_OUT2IO_14N_SRCC_13Y8
AD9631_CTRL_OUT3IO_15P_13V8
AD9631_CTRL_OUT4IO_15N_13W8
AD9631_CTRL_OUT5IO_16N_13W9
AD9631_CTRL_OUT6IO_12N_MRCC_13U10
AD9631_CTRL_OUT7IO_12P_MRCC_13T9
AD9631_CTRL_IN0IO_11P_SRCC_13U7
AD9631_CTRL_IN1IO_13N_MRCC_13Y6
AD9631_CTRL_IN2IO_13P_MRCC_13Y7
AD9631_CTRL_IN3IO_11N_SRCC_13V7

[]()2.13.3AD9361時鐘電路

AD9361 的輸入時鐘采用的了 40M VCTCXO,精度高達 0.5ppm。此外板卡上預 留了 ADF4002BRUZ 芯片,如果對時鐘精度有更高要求,可以通過射頻頭輸入到 ADF4002BRUZ 來調(diào)整。對于時鐘的詳細使用可以參考璞致提供的原理圖來編程。

[]()2.14PPS和時鐘輸入

板卡上設計了一路 PPS 輸入和 10M 時鐘輸入電路,此電路從同一個 mmcx 接口輸入, RC 電路配合 FPGA 的 IO 控制來選擇 PPS 和時鐘電路的通斷,此外 10M 時鐘信號還連接到 了 ADF4002 上,做時鐘校正。PPS 和時鐘分別連到 FPGA 的如下管腳:

信號名管腳名稱管腳位置
PPS-INIO_14P_SRCC_35J18
10M_FPGAIO_12P_MRCC_34U18
EN_10M_FPGAIO_25_34T19
EN_10M_CLKINIO_22P_34W18

[]()2.15GPS模塊

底板上集成一顆 GPS 模塊,可以實現(xiàn) GPS 和北斗定位功能。我們可以通過 UART 來配置和讀取 GPS 模塊數(shù)據(jù),另外模塊提供了PPS 信號。如下表列出了 GPS 模塊的管腳對應關(guān)系,更詳細說明可以參考提供的原理圖。

GPS 模塊管腳名稱管腳位置
GPS_UART_TXDIO_16N_35G18
GPS_UART_RXDIO_17P_35J20
GPS_nRESETIO_16P_35G17
GPS_PPSIO_14N_35H18

[]()2.16IO擴展口

底板上設計了一個 40P 2.54mm 間距的簡易牛角座,用于擴展信號的連 接,如下表標出了信號所在的芯片位置,詳細連接關(guān)系參考原理圖部分。

IO 接口管腳名稱管腳位置電平標準IO 接口管腳名稱管腳位置電平標準
5IO_1P_35C203.3V6IO_15P_35F193.3V
7IO_1N_35B208IO_15N_35F20
9IO_19P_35H1510IO_20P_35K14
11IO_19N_35G1512IO_20N_35J14
13IO_23P_35M1414IO_9P_35L19
15IO_23N_35M1516IO_9N_35L20
17IO_12N_35K1818IO_18N_35G20
19IO_13N_35H1720IO_25_35J15
21IO_20P_13Y121.8V22IO_21P_13V111.8V
23IO_20N_13Y1324IO_21N_13V10

[]()2.17用戶LED

板卡上預留了兩路 LED 做用戶自定義使用,LED 高電平亮,LED 低電平滅。 如下表列出了 LED 的管腳對應關(guān)系,更詳細說明可以參考提供的原理圖。

LED 管腳管腳名稱管腳位置
LED1IO_0_35G14
LED2IO_8N_35M18

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審核編輯 黃宇

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    的頭像 發(fā)表于 06-30 11:14 ?2872次閱讀
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    的頭像 發(fā)表于 11-11 10:44 ?1052次閱讀
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    盤古50 pro開發(fā)板

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    發(fā)表于 10-28 17:38

    設計用于TMS320C203評估的TMS320C203 DSP開發(fā)板

    電子發(fā)燒友網(wǎng)站提供《設計用于TMS320C203評估的TMS320C203 DSP開發(fā)板.pdf》資料免費下載
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    設計用于TMS320C<b class='flag-5'>203</b>評估的TMS320C<b class='flag-5'>203</b> DSP<b class='flag-5'>開發(fā)板</b>