持續(xù)集成不再是半導(dǎo)體的自然發(fā)展方向。需要發(fā)生什么才能使它變得更容易？

趨勢

只是因?yàn)榭梢宰龅氖虑椴⒉豢偸且馕吨鼞?yīng)該完成。半導(dǎo)體行業(yè)的一個(gè)領(lǐng)域正在學(xué)習(xí)如何繼續(xù)保持芯片集成的不利方面。與此同時(shí)，另一個(gè)小組剛剛開始看到將功能整合到單一基板上的好處。

一直遵循摩爾定律并將工藝技術(shù)曲線降至7納米的公司不得不重新考慮他們的許多選擇，尤其是如果內(nèi)容包含任何高速模擬信號。但即使是完全數(shù)字化的芯片也存在問題。

與此同時(shí)，尋求成本敏感，電池供電的物聯(lián)網(wǎng)邊緣設(shè)備的公司正迅速從集成在板上的標(biāo)準(zhǔn)部件制造的設(shè)計(jì)轉(zhuǎn)向結(jié)合MEMS，模擬，RF和數(shù)字的SoC。他們以非?？煽氐乃俣雀櫦夹g(shù)曲線。當(dāng)他們在考慮芯片集成時(shí)，他們非常擔(dān)心IP中額外的不需要的功能。

摩爾定律的終點(diǎn)

摩爾定律已經(jīng)為半導(dǎo)體行業(yè)提供了五十年的動力，盡管技術(shù)上沒有終點(diǎn)，但它肯定會在經(jīng)濟(jì)上放緩。

“雖然我們?nèi)匀粨碛心柖傻拿芏葍?yōu)勢，但我們現(xiàn)在關(guān)注的是性能，功耗和成本之間的權(quán)衡，”Cadence設(shè)計(jì)系統(tǒng)IP集團(tuán)業(yè)務(wù)開發(fā)總監(jiān)Tom Wong說。 “在28納米以下，由于工藝技術(shù)的復(fù)雜性，設(shè)計(jì)成本猛增。我們現(xiàn)在處理光刻效應(yīng)，多圖案化和finFET設(shè)計(jì)，以及許多其它技術(shù)挑戰(zhàn)?？纯?8nm與16nm與10nm的掩模成本，我們敢問7納米掩模的價(jià)格是多少嗎？“

各個(gè)領(lǐng)域的成本都在上漲。 “移動到下一個(gè)工藝節(jié)點(diǎn)的優(yōu)勢在于性能和功耗更低，”Rambus公司內(nèi)存和接口部門副總裁Hemant Dhulla說。 “巨大的缺點(diǎn)是流片和掩模的成本。當(dāng)你從一代工藝升級到另一代工藝時(shí)，它的成本會大幅增加。這不是線性增長。沒有太多的公司可以承受7nm的流片成本?！?/p>

持續(xù)縮放的挑戰(zhàn)

還有另一個(gè)組件需要花費(fèi)資金。 “更多的功能增加價(jià)值，但也導(dǎo)致芯片面積增加，從而導(dǎo)致產(chǎn)量下降和成本增加，”ARM研發(fā)部門主管兼技術(shù)總監(jiān)Rob Aitken補(bǔ)充道。

盡管一些市場對成本不敏感，并且愿意允許芯片面積增長，但它們正在達(dá)到極限。 “總會有一些公司推動新代工技術(shù)的領(lǐng)先優(yōu)勢，因?yàn)樗麄兛梢岳酶嗟?a target="_blank">晶體管以及他們從一代工藝升級到另一代工藝獲得的節(jié)能優(yōu)勢，”Dhulla說。 “他們真的試圖推動盡可能高的系統(tǒng)性能，并且他們能夠?yàn)樗麄兊漠a(chǎn)品收取高昂的價(jià)格。所以在很大程度上，成本是次要問題。即便如此，他們可能無法將整個(gè)設(shè)計(jì)納入芯片中。因?yàn)槟憧赡軙龅絻煞N限制。一種是光刻尺寸限制，另一種涉及I / O限制的設(shè)計(jì)。“

光刻尺寸限制了可以使用單個(gè)掩模曝光的芯片表面積的量。這是由光刻設(shè)備設(shè)置的，它定義了可以暴露的最大尺寸，而不會由于掩模中的變形或瑕疵造成錯(cuò)誤。如果要制作更大尺寸的芯片，則需要使用不同的掩模組進(jìn)行多次相鄰曝光，所有這些都必須精確對齊。

Aitken指出：“新的封裝和組裝選項(xiàng)擴(kuò)大了解決方案的空間，允許復(fù)雜的設(shè)計(jì)對于分劃板來說太大 - 或者單芯片產(chǎn)量會低得令人無法接受 - 可以分成幾個(gè)芯片，”Aitken指出。

直到最近，成本阻止了使其成為一個(gè)可行的解決方案。 “當(dāng)你使用7nm和5nm芯片時(shí)，盡可能在老舊技術(shù)上分配盡可能多的東西是有道理的，”ArterisIP首席技術(shù)官Ty Garibay說。 “7nm和5nm非常昂貴，因此在成本范圍內(nèi)有足夠的空間來優(yōu)化。它使您可以將產(chǎn)品的關(guān)鍵部分優(yōu)化為最適合的工藝流程?！?/p>

另外，新工藝節(jié)點(diǎn)對模擬不利。 “業(yè)界已經(jīng)知道某些東西不能很好地?cái)U(kuò)展，”SRF Technologies和Certus Semiconductor總裁Stephen Fairbanks補(bǔ)充道。 “數(shù)字可以縮放，但模擬不行。例如比以往任何時(shí)候都更具有模擬特性的傳感器，高電壓傳感器和脈寬調(diào)制電源以及直流對直流轉(zhuǎn)換器 - 當(dāng)你使用finFET技術(shù)時(shí)，這些都不能很好地集成?！?/p>

但這并不意味著模擬是不可能的。 “關(guān)于finFET器件滿足高速模擬內(nèi)容所要求的速度仍存在爭議，”Synopsys DesignWare模擬和MSIP解決方案事業(yè)部高級營銷總監(jiān)Navraj Nandra解釋道。 “射頻領(lǐng)域的從業(yè)者看到更多的電容與finFET結(jié)構(gòu)，這限制了器件的轉(zhuǎn)換頻率。但人們?nèi)栽谟胒inFET進(jìn)行創(chuàng)新，并計(jì)算出制作鰭片（fin）的高度，如何減少晶體管上的鰭片數(shù)量，以及可能改變器件性能的其他事情。但一般的學(xué)校認(rèn)為，如果你想要高性能射頻，你最好將無線電的那部分放在片外?！?/p>

只要這成為可能，它就會提供更多的選擇。 “如何在針對數(shù)字邏輯設(shè)計(jì)的過程中針對超高性能模擬或低功耗模擬進(jìn)行優(yōu)化”，Garibay提出的問題。 “開發(fā)人員將更加容易問到如何以不同的方式解決問題，而不是越來越難，因?yàn)樯鲜袝r(shí)間本身就是成本函數(shù)。”

這些問題在芯片規(guī)劃過程中越來越頻繁地出現(xiàn)。 Cadence的Wong補(bǔ)充說：“SoC的新特性不利于集成在同一芯片上，因?yàn)樗鼈兙哂蠷F，無線或MRAM等特定要求?！?“一些功能可能需要砷化鎵，氮化鎵或其他深奧的工藝，而主流功能將繼續(xù)依賴大批量的CMOS。我們已經(jīng)看到從PolySiON向HKMG過渡到finFET，現(xiàn)在開始看到EUV的首次實(shí)施。我們距離3nm還差得很遠(yuǎn)，那里將會有另一項(xiàng)重大技術(shù)轉(zhuǎn)向碳納米管或柵極全面FET（gate-all-around FET）技術(shù)?！?/p>

金屬柵極改善與多重耗盡相關(guān)的電容和驅(qū)動電流的改善。 來源：Intel / MIT

Dhulla提供了一個(gè)已經(jīng)成功使用的dis-integration的例子。 “當(dāng)你需要很多串行/解串器時(shí)，你可以選擇使ASIC具有邏輯，并且可以將串行/解串器作為脫芯的小芯片。 SerDes確實(shí)消耗了相當(dāng)大的功率，因此您可以通過分散集成創(chuàng)建更多的電源管理解決方案?！?/p>

這就是為什么高級封裝最近取得了突破。 “新的封裝能力能夠?qū)崿F(xiàn)異構(gòu)結(jié)構(gòu)，從而為射頻/模擬，存儲器和高性能數(shù)字組件提供更好的隔離和有針對性的處理，這也可以引入新的電源和能源管理方法，”Aitken補(bǔ)充說。 “采用這種方法仍然存在成本和復(fù)雜性障礙，但我們預(yù)計(jì)隨著時(shí)間的推移這種方法會變得更加容易?！?/p>

摩爾定律為物聯(lián)網(wǎng)開辟了道路

盡管可能會為最先進(jìn)的工藝節(jié)點(diǎn)構(gòu)建問題，但其他市場剛剛開始走向SoC。 Certus公司的費(fèi)爾班克斯說：“在先進(jìn)的工藝節(jié)點(diǎn)上，存在分散集成問題，但在40納米和65納米稍大的節(jié)點(diǎn)處，集成了先前在180納米處集成的功能?！?“每個(gè)人都在試圖找到功能，成本，功耗和性能之間的平衡點(diǎn)?！?/p>

芯片鑄造廠（既芯片代工廠）正在回應(yīng)。 “代工廠正在改造55nm和40nm工藝節(jié)點(diǎn)，并為邏輯庫提供厚氧化層器件，以提供低得多的泄漏電流，”Nandra說。 “他們正在添加嵌入式閃存。新的40nm工藝可能具有集成嵌入式閃存的泄漏庫非常低，這兩者都是物聯(lián)網(wǎng)設(shè)備所需的技術(shù)。他們也希望在MEMs設(shè)備中進(jìn)行封裝。其中許多是低速應(yīng)用，需要延長電池壽命?！?/p>

“臺積電剛剛發(fā)布了一款采用BCD技術(shù)的65納米處理器，”Fairbanks補(bǔ)充道。 “GlobalFoundries也是這樣做的。他們正在將更多的高電壓功能與舊數(shù)字電路集成在一起。 180nm是今天的流行的工藝節(jié)點(diǎn)，因?yàn)槟梢詫⒃S多高電壓和雙極技術(shù)與180nm數(shù)字集成在一起。我預(yù)計(jì)公司會希望整合稍好于180納米的數(shù)字工藝，所以我們看到了對65納米的需求推動?！?/p>

邊緣計(jì)算平臺。 來源：NTT

就像其他部分一樣，內(nèi)容也會增長。 “我們希望在邊緣和枝葉設(shè)備上看到越來越多的功能和復(fù)雜性，”Aitken說。 “這將允許進(jìn)行更多的本地化處理，以便減少延遲和對帶寬的要求，而不是全面云端方法?！?/p>

但這并不意味著他們停止關(guān)心面積。 “我們看到的一個(gè)因素，尤其是在更成熟的節(jié)點(diǎn)上，是用于物聯(lián)網(wǎng)組件的精心設(shè)計(jì)的芯片，”西門子公司Mentor的Caliber DRC應(yīng)用市場總監(jiān)John Ferguson說。 “最終，他們不需要大量復(fù)雜的模具，而是可以專注于非常小的模具以達(dá)到特定的目標(biāo)?！?/p>

Nandra提供了一個(gè)尋找更精簡的物聯(lián)網(wǎng)IP示例。 “我們必須重新設(shè)計(jì)我們的USB 2 IP，以便為40ULP IoT設(shè)備消耗更少的面積。為了達(dá)到更小的面積和更低的功耗，在某些功能中存在權(quán)衡。某些功能已被刪除，其他功能（如電池充電）已添加。代工廠不僅改造了他們的超摩爾技術(shù)，而且IP供應(yīng)商不得不重新考慮一些架構(gòu)，以將面積和功率數(shù)量納入這些市場的有用范圍。他們?nèi)匀恍枰猆SB 2，但他們不需要480MB / s。他們關(guān)心他們需要的數(shù)據(jù)速度的最佳功率和面積?！?/p>

他們也在更密切地審查知識產(chǎn)權(quán)（IP）。 Ferguson說：“仍然需要一個(gè)好的，值得信賴的IP。 “主要的區(qū)別在于，以前可能有一部分IP可用于各種SoC，現(xiàn)在它可能更具有功能性?！?/p>

工具也可以幫助刪除浪費(fèi)的邏輯。 “較少的晶體管和開關(guān)節(jié)點(diǎn)直接轉(zhuǎn)化為較低的平均功率和動態(tài)功耗，并降低了峰值電流，”Baum首席執(zhí)行官Andy Ladd說。 “當(dāng)采取這種方法時(shí)，理解和分析功耗的方法至關(guān)重要。否則，設(shè)計(jì)師無法理解其功能和功耗之間的權(quán)衡是否符合項(xiàng)目目標(biāo)。 EDA社區(qū)需要提供技術(shù)，以在設(shè)計(jì)周期的早期實(shí)際場景下精確分析功耗。此外，IP提供商必須提供IP塊的功率模型，這些模塊被用作基于SoC的設(shè)計(jì)的基礎(chǔ)，以便設(shè)計(jì)人員可以使用不同的IP配置進(jìn)行即插即用，從而優(yōu)化功耗與功能?！?/p>

創(chuàng)建具有代表性的場景是即將批準(zhǔn)的便攜式刺激標(biāo)準(zhǔn)的目標(biāo)之一。 “過去，系統(tǒng)級測試必須由人工創(chuàng)建，并涉及編寫能夠在設(shè)計(jì)中的處理器上運(yùn)行的代碼，”Breker Verification Systems首席執(zhí)行官Adnan Hamid說。 “這是困難的，耗時(shí)的，并且對當(dāng)今設(shè)備支持的復(fù)雜用例的覆蓋率非常低。通過便攜式刺激，可以快速方便地創(chuàng)建具有代表性的場景，從而能夠評估IP選擇和功率優(yōu)化策略?！?/p>

有人問，是否分散集成也可能是物聯(lián)網(wǎng)的有效選擇。 “使用XPoint，Optane，MRAM或ReRAM等下一代NVM技術(shù)，您無法在該技術(shù)中構(gòu)建邏輯，”Garibay說。 “因此，我將進(jìn)行2.5D或3D堆疊，快速有效地獲取邏輯，并利用這些新技術(shù)。”

集成的問題

通過去集成，創(chuàng)造了一種新的集成挑戰(zhàn)。 Rambus的Dhulla指出：“在一個(gè)無法將所有東西都集成到一塊芯片的環(huán)境中，你必須在多個(gè)芯片上設(shè)計(jì)和分割整個(gè)功能，并且這些芯片如何相互連接在戰(zhàn)略上變得非常重要。” “在概念上，小芯片似乎是合乎邏輯和吸引人的。挑戰(zhàn)在于小芯片和ASIC之間的接口。廣泛采用小芯片的一大挑戰(zhàn)是具有成本競爭力的封裝。多家工廠需要解決這個(gè)問題并提供更好的封裝解決方案?！?/p>

Garibay說，這不是一個(gè)技術(shù)問題而更像一個(gè)商業(yè)模式問題。 “英特爾有優(yōu)勢，因?yàn)樗麄冏约荷a(chǎn)芯片的所有部分。當(dāng)您從多家公司的芯片中創(chuàng)建2.5D或3D系統(tǒng)時(shí)，停止創(chuàng)新的事情就是找出死掉的多芯片系統(tǒng)的原因。尚未有一款能將兩種不同公司產(chǎn)品結(jié)合的產(chǎn)品投放市場。這是根本問題。沒有人可以同意，當(dāng)你有一個(gè)可能會死亡的組合芯片，誰支付它？“

這種新的整合水平也創(chuàng)造了機(jī)會。費(fèi)爾班克斯說：“雖然存在一些分散集成，但它們之間的I / O接口正變得高度專業(yè)化。 “如果你使用現(xiàn)成的標(biāo)準(zhǔn)I / O，你會做出犧牲。它可以優(yōu)化功耗或面積或適用于多種標(biāo)準(zhǔn)和功能。您嘗試添加到芯片中的功能越多，您在I / O中需要的功能就越多。我們看到的集成度越高，我們就越想優(yōu)化I / O，以實(shí)現(xiàn)諸如占用空間和功耗等事情。無論是更多的集成還是去集成，I / O專業(yè)化變得越來越重要?！?/p>

這就創(chuàng)造了自己的一系列問題和優(yōu)勢。 Fraunhofer自適應(yīng)系統(tǒng)部門工程系統(tǒng)集成經(jīng)理Andy Heinig說：“新型封裝類型可以減少I / O引腳的必要空間。 “在層壓板上使用100μm銅柱的芯片可以在小面積內(nèi)實(shí)現(xiàn)大量I / O。而且，扇出技術(shù)只需很小的額外成本就可以增加I / O的面積。但是肯定的是，這種集成方法需要早期的芯片和封裝規(guī)劃，以及EDA工具的設(shè)計(jì)支持。我們與客戶的經(jīng)驗(yàn)表明，在產(chǎn)品定義階段或不久之后，I / O發(fā)生最大可能的優(yōu)化潛力。如果在芯片已經(jīng)設(shè)計(jì)好的情況下完成，那么就沒有什么可以優(yōu)化的?！?/p>

封裝基礎(chǔ)設(shè)施變得越來越重要。 “歷史上，圍繞設(shè)計(jì)套件和EDA驗(yàn)證的要求非常低，”Ferguson說。 “我們現(xiàn)在開始看到這方面的重大變化，甚至OSAT也加入了確保整個(gè)生態(tài)系統(tǒng)設(shè)計(jì)完整性的概念。”

另一個(gè)需要解決的問題是缺乏適用于芯片間通信的通信協(xié)議。 “HBM2今天是默認(rèn)的，”加里拜說。 “英特爾/ Altera Stratix 10使用HBM2作為客戶可接受的端口，同時(shí)還定義了兩種專門針對數(shù)據(jù)移動優(yōu)化的協(xié)議。我認(rèn)為在2.5D和3D領(lǐng)域中存在可以實(shí)現(xiàn)芯片的互操作性的IP差距。根據(jù)協(xié)議調(diào)整公司對于高針數(shù)3D是有用的。“

Edge，IoT增長的市場影響。 來源：思科系統(tǒng)

結(jié)論

我們還有很長的路要走，可以購買小芯片并將其集成到產(chǎn)品中，但墻上的文字已經(jīng)變得非常清晰。 Cadence的Wong為企業(yè)提供了一個(gè)戰(zhàn)略思考。

Wong說：“不要將整個(gè)復(fù)雜的SoC從一個(gè)工藝節(jié)點(diǎn)遷移到下一個(gè)工藝節(jié)點(diǎn)。 “分而治之。只遷移需要下一個(gè)進(jìn)程節(jié)點(diǎn)提供的最高性能的設(shè)計(jì)部分。保留你花費(fèi)了很多時(shí)間驗(yàn)證的復(fù)雜功能IP，并繼續(xù)以小芯片的形式使用它。并利用2.5D內(nèi)插器等封裝。在移動到下一個(gè)節(jié)點(diǎn)之前最大化您的投資。“

芯片設(shè)計(jì)的經(jīng)濟(jì)性比技術(shù)可能性更重要。隨著新型工藝節(jié)點(diǎn)越來越昂貴，封裝技術(shù)開始看起來更具成本效益 - 而且價(jià)格可能會大幅下降。而今天沒有看到這一點(diǎn)的公司可能會在明天落后。