該CDCBT1001是1.2 V至1.8 V時鐘緩沖器和電平轉(zhuǎn)換器。VDD_IN引腳電源電壓定義輸入LVCMOS時鐘電平。VDD_OUT引腳電源電壓定義輸出LVCMOS時鐘電平。VDD_IN = 1.2 V ± 10%。VDD_OUT = 1.8 V ± 10%

24 MHz時的12 kHz至5 MHz附加RMS抖動小于0.8 ps。
*附件：cdcbt1001.pdf

特性

• 時鐘頻率范圍：直流至24 MHz
• 1.2V 至 1.8V LVCMOS 時鐘電平轉(zhuǎn)換：
  • VDD_IN = 1.2 V ± 10%
  • VDD_OUT = 1.8 V ± 10%
• 低附加抖動和相位噪聲：
  • 0.8 ps最大12 kHz至5 MHz附加RMS抖動（f 外 = 24 兆赫）
  • –120 dBc/Hz 在 1 kHz 偏移時的最大相位噪聲 （f 外 = 24 兆赫）
  • –148dBc/Hz 最大相位本底噪聲 （f 外 = 24 MHz，f 抵消 ≥ 1 MHz）
• 5 ns 20% 至 80% 的上升/下降時間
• 10 ns 傳播延遲
• 低電流消耗
• –40°C 至 85°C 工作溫度范圍

參數(shù)

方框圖

?1. 核心功能?

• ?電平轉(zhuǎn)換?：支持1.2V（輸入）至1.8V（輸出）的LVCMOS時鐘信號轉(zhuǎn)換，輸入/輸出電壓容差分別為±10%。
• ?低抖動性能?：12kHz至5MHz頻段內(nèi)最大附加RMS抖動僅0.8ps（24MHz輸出時）。
• ?低功耗?：典型電流消耗35μA（12MHz）至60μA（24MHz）。

?2. 關(guān)鍵參數(shù)?

• ?電氣特性?
  • 工作頻率范圍：DC至24MHz
  • 傳播延遲：10ns
  • 上升/下降時間：5ns（20%-80%）
  • 相位噪聲：≤-120dBc/Hz @1kHz偏移（24MHz輸出）
• ?工作條件?
  • 溫度范圍：-40°C至85°C
  • 輸入電壓：1.08V-1.32V（VDD_IN）
  • 輸出電壓：1.62V-1.98V（VDD_OUT）

?3. 應(yīng)用場景?

• FPGA/處理器時鐘緩沖與電平轉(zhuǎn)換（消費電子）
• 服務(wù)器/擴(kuò)展卡中的1.2V時鐘信號處理

?4. 封裝與設(shè)計支持?

• ?封裝?：X2SON-5（0.8mm×0.8mm超小尺寸）
• ?布局建議?：
  • 每個電源引腳需配置0.1μF去耦電容
  • 縮短走線長度以減少負(fù)載影響
  • 提供示例PCB布局圖（圖10-1）

?5. 附加信息?

• ?版本歷史?：2022年5月首次發(fā)布
• ?文檔支持?：包含熱阻參數(shù)、ESD防護(hù)等級（HBM 2000V/CDM 1000V）及完整引腳功能說明

?典型應(yīng)用示例?

• ?處理器時鐘升壓轉(zhuǎn)換?：將1.2V處理器時鐘信號轉(zhuǎn)換為1.8V系統(tǒng)控制器兼容電平（圖8-1），需滿足輸入擺幅≥850mVpp及邊沿速率≥0.2V/ns。

?注意?：具體設(shè)計需參考完整數(shù)據(jù)手冊的絕對最大額定值與測試條件，避免超出推薦工作范圍。