LMK04228 器件是業(yè)界高性能時(shí)鐘調(diào)節(jié)器，支持 JEDEC JESD204B。

PLL2的14個(gè)時(shí)鐘輸出可配置為使用器件和SYSREF時(shí)鐘驅(qū)動(dòng)7個(gè)JESD204B轉(zhuǎn)換器或其他邏輯器件。SYSREF 可以使用直流和交流耦合提供。不僅限于JESD204B應(yīng)用，14 個(gè)輸出中的每一個(gè)都可以單獨(dú)配置為傳統(tǒng)時(shí)鐘系統(tǒng)的高性能輸出。

高性能與在功率或性能之間權(quán)衡的能力、雙 VCO、保持以及每個(gè)輸出可調(diào)的模擬和數(shù)字延遲等功能相結(jié)合，使該LMK04228成為提供靈活的高性能時(shí)鐘樹(shù)的理想選擇。
*附件：lmk04228.pdf

特性

• JEDEC JESD204B支持
• 超低 RMS 抖動(dòng)
  • 156 fs RMS 抖動(dòng)（12 kHz 至 20 MHz）
  • 245 fs RMS 抖動(dòng)（100 Hz 至 20 MHz）
  • 245.76 MHz時(shí)–162.5 dBc/Hz本底噪聲
• PLL2 提供多達(dá) 14 個(gè)差分器件時(shí)鐘
  • 多達(dá) 7 個(gè) SYSREF 時(shí)鐘
  • 最大時(shí)鐘輸出頻率：1.25 GHz
  • 來(lái)自PLL2的LVPECL、LVDS可編程輸出
• 緩沖VCXO或PLL1的晶體輸出
  • LVPECL、LVDS、2xLVCMOS 可編程
• 雙環(huán)路PLLatinum? PLL架構(gòu)
• PLL1
  • 多達(dá) 3 個(gè)冗余輸入時(shí)鐘
    • 自動(dòng)和手動(dòng)切換模式
    • 無(wú)中斷開(kāi)關(guān)和LOS
  • 集成低噪聲晶體振蕩器電路
  • 輸入時(shí)鐘丟失時(shí)的保持模式
• PLL2
  • 歸一化 [1 Hz] PLL 本底噪聲為
    –224 dBc/Hz
  • 相位檢測(cè)器速率高達(dá) 155 MHz
  • OSCin 倍頻器
  • 兩個(gè)集成低噪聲VCO
• 50% 占空比輸出分頻，1 至 32
  （偶數(shù)和奇數(shù)）
• 精密數(shù)字延遲
• 25 ps 步進(jìn)模擬延遲
• 多模：雙 PLL 或單 PLL
• 工業(yè)溫度范圍：–40°C 至 85°C
• 3.15V 至 3.45V 工作電壓
• 封裝：64 引腳 WQFN （9.0 × 9.0 × 0.8 mm）

參數(shù)

方框圖

?1. 核心功能?

• ?雙環(huán)PLL架構(gòu)?：集成PLL1（參考時(shí)鐘清潔）和PLL2（頻率合成），支持JESD204B協(xié)議，提供超低RMS抖動(dòng)（156 fs @12kHz-20MHz）。
• ?時(shí)鐘輸出?：14路可配置差分時(shí)鐘（LVPECL/LVDS），最高1.25 GHz，支持7路設(shè)備時(shí)鐘+7路SYSREF時(shí)鐘，適用于JESD204B轉(zhuǎn)換器或傳統(tǒng)時(shí)鐘系統(tǒng)。
• ?冗余輸入?：3路參考時(shí)鐘輸入（CLKin0/1/2），支持自動(dòng)/手動(dòng)切換和故障切換（Hitless Switching）。

?2. 關(guān)鍵特性?

• ?低噪聲性能?：噪聲低至-162.5 dBc/Hz（245.76 MHz），集成雙VCO（2370-2630 MHz和2920-3080 MHz）。
• ?靈活配置?：
  • 可編程輸出延遲（數(shù)字延遲3.5-32 VCO周期，模擬延遲25 ps步進(jìn)）。
  • 支持晶體/VCXO輸入，提供緩沖輸出（OSCout）至LVDS/LVPECL/LVCMOS。
• ?工業(yè)級(jí)可靠性?：工作溫度-40°C至85°C，3.15-3.45V供電，64引腳WQFN封裝（9×9 mm）。

?3. 應(yīng)用場(chǎng)景?

• 無(wú)線基礎(chǔ)設(shè)施、數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘、網(wǎng)絡(luò)設(shè)備（SONET/SDH/DSLAM）、醫(yī)療/軍事/航空航天及測(cè)試測(cè)量設(shè)備。

?4. 技術(shù)細(xì)節(jié)?

• ?PLL1?：支持40 MHz相位檢測(cè)頻率，電荷泵電流可調(diào)（50-1550 μA），集成保持模式（Holdover）以應(yīng)對(duì)輸入時(shí)鐘丟失。
• ?PLL2?：155 MHz相位檢測(cè)頻率，內(nèi)置可編程環(huán)路濾波器（3rd/4th階），支持頻率校準(zhǔn)（通過(guò)寄存器0x168觸發(fā)）。

?5. 編程與控制?

• 通過(guò)SPI接口配置24位寄存器，推薦按地址順序編程（0x000至0x1FFF）。
• 提供狀態(tài)引腳（Status_LD1/2）監(jiān)控鎖相狀態(tài)，支持SYNC信號(hào)同步輸出時(shí)鐘相位。

?6. 設(shè)計(jì)支持?

• 推薦使用TI的Clock Design Tool和TICS Pro軟件進(jìn)行頻率規(guī)劃和寄存器配置優(yōu)化。

?附件內(nèi)容范圍?：涵蓋器件特性、寄存器映射、電氣參數(shù)、布局指南及典型應(yīng)用電路。