低噪聲時(shí)鐘抖動(dòng)清除器LMK04610：技術(shù)拆解與應(yīng)用設(shè)計(jì)

在電子設(shè)備的世界里，時(shí)鐘信號(hào)就如同心臟的跳動(dòng)，穩(wěn)定而精準(zhǔn)的時(shí)鐘對(duì)于各類系統(tǒng)的正常運(yùn)行至關(guān)重要。今天，我們要深入探討的就是一款在時(shí)鐘處理領(lǐng)域表現(xiàn)卓越的器件——LMK04610。

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一、LMK04610簡(jiǎn)介

LMK04610是一款超低噪聲、低功耗的JESD204B兼容時(shí)鐘抖動(dòng)清除器，采用雙環(huán)路PLL架構(gòu)，擁有出色的性能和廣泛的應(yīng)用場(chǎng)景。

1.1 關(guān)鍵特性

• 超低噪聲性能：在不同頻率下展現(xiàn)出極低的抖動(dòng)。例如在1966.08MHz時(shí)，RMS抖動(dòng)低至48fs；983.04MHz時(shí)為50fs；122.88MHz時(shí)為61fs。其在122.88MHz的噪聲基底可達(dá) -165dBc/Hz。
• JESD204B支持：具備單觸發(fā)、脈沖和連續(xù)SYSREF功能，能滿足多種數(shù)據(jù)傳輸協(xié)議的需求。
• 多輸出靈活配置：擁有10個(gè)差分輸出時(shí)鐘，分布在8個(gè)頻率組中，輸出擺幅可在700mVpp至1600mVpp之間進(jìn)行編程設(shè)置。
• 豐富的輸入和功能模式：提供兩個(gè)參考輸入，具備保持模式、自動(dòng)和手動(dòng)切換模式以及信號(hào)丟失（LOS）檢測(cè)功能。
• 低功耗運(yùn)行：典型功耗僅為0.88W（10個(gè)輸出激活時(shí)），采用1.8V（輸出、輸入）和3.3V（數(shù)字、PLL1、PLL2_OSC、PLL2核心）電源供電。

1.2 應(yīng)用領(lǐng)域

• 無線基礎(chǔ)設(shè)施：如LTE基站、小基站和遠(yuǎn)程無線電單元（RRU），確保信號(hào)處理和傳輸?shù)木珳?zhǔn)性。
• 數(shù)據(jù)轉(zhuǎn)換和集成收發(fā)器時(shí)鐘：為數(shù)據(jù)采集和轉(zhuǎn)換系統(tǒng)提供穩(wěn)定的時(shí)鐘源。
• 網(wǎng)絡(luò)通信：適用于SONET/SDH、DSLAM等網(wǎng)絡(luò)設(shè)備，保障數(shù)據(jù)的高速穩(wěn)定傳輸。
• 測(cè)試測(cè)量：在高精度的測(cè)試和測(cè)量?jī)x器中，提供可靠的時(shí)鐘信號(hào)。

二、技術(shù)細(xì)節(jié)剖析

2.1 雙環(huán)路PLL架構(gòu)

LMK04610的雙環(huán)路PLL架構(gòu)是其實(shí)現(xiàn)低抖動(dòng)性能的關(guān)鍵。PLL1由外部參考時(shí)鐘驅(qū)動(dòng)，采用窄環(huán)路帶寬，通常在10Hz至200Hz之間，用于保留參考時(shí)鐘輸入信號(hào)的頻率準(zhǔn)確性，同時(shí)抑制高頻段的相位噪聲。PLL2則使用內(nèi)部低噪聲VCO，采用寬環(huán)路帶寬，一般在90kHz至500kHz之間，以充分利用內(nèi)部VCO的高頻相位噪聲優(yōu)勢(shì)和參考VCXO的低頻相位噪聲優(yōu)勢(shì)，最終實(shí)現(xiàn)超低抖動(dòng)輸出。

2.2 參考輸入切換

該器件有兩個(gè)參考時(shí)鐘輸入（CLKin0和CLKin1），可通過CLKin_SEL_MODE進(jìn)行三種不同的輸入切換模式設(shè)置：

• 寄存器選擇模式（Register Select Mode）：通過寄存器SW_REFINSEL[3:0]來選擇CLKin0或CLKin1。若在此模式下進(jìn)入保持模式，設(shè)備在保持模式退出后會(huì)重新鎖定到所選的CLKin。
• 引腳選擇模式（Pin Select Mode）：通過CLKin_SEL引腳選擇激活的時(shí)鐘輸入，其極性可通過CLKinSEL1_INV位進(jìn)行反轉(zhuǎn)。
• 自動(dòng)模式（Automatic Mode）：通過編程CLKINx_PRIO[1:0]設(shè)置每個(gè)輸入時(shí)鐘的優(yōu)先級(jí)。系統(tǒng)啟動(dòng)時(shí)會(huì)鎖定優(yōu)先級(jí)最高的輸入時(shí)鐘，當(dāng)某個(gè)時(shí)鐘丟失時(shí)，內(nèi)部PLL會(huì)自動(dòng)切換到下一個(gè)可用的時(shí)鐘。為確保切換過程中輸出時(shí)鐘的最小干擾，建議同時(shí)使用保持模式。

2.3 時(shí)鐘輸出特性

• 輸出格式：所有CLKoutX輸出可編程為HSDS或HCSL類型，OSCout還可選擇LVCMOS輸出類型。HSDS輸出類型可設(shè)置為800、1200或1600mVpp的差分幅度水平。
• 輸出延遲：時(shí)鐘輸出具備模擬和數(shù)字延遲功能，用于相位調(diào)整。模擬延遲步長(zhǎng)通常為60ps，總延遲范圍可達(dá)0 - 1.2ns；數(shù)字延遲可使輸出通道延遲1 - 255個(gè)VCO周期，延遲步長(zhǎng)最小可為時(shí)鐘分配路徑周期的一半。
• 同步功能：使用SYNC輸入可使所有活動(dòng)時(shí)鐘輸出在固定數(shù)字延遲編程的上升沿上同步，確保時(shí)鐘信號(hào)的一致性。

2.4 其他重要特性

• 數(shù)字鎖定檢測(cè)：PLL1和PLL2都支持?jǐn)?shù)字鎖定檢測(cè)功能，通過比較參考路徑（R）和反饋路徑（N）的相位，當(dāng)時(shí)間誤差小于指定窗口大小時(shí)，鎖定檢測(cè)計(jì)數(shù)遞增。當(dāng)計(jì)數(shù)達(dá)到用戶指定的值時(shí)，鎖定檢測(cè)被斷言為真。
• 保持模式：當(dāng)PLL1的參考輸入時(shí)鐘失效時(shí)，保持模式可使PLL2保持鎖定，頻率漂移最小。在此模式下，PLL1電荷泵被三態(tài)化，設(shè)置固定的調(diào)諧電壓以實(shí)現(xiàn)開環(huán)操作。

三、應(yīng)用設(shè)計(jì)指南

3.1 典型應(yīng)用示例

以一個(gè)遠(yuǎn)程無線電頭（RRU）類型的應(yīng)用為例，此應(yīng)用需要為ADC、DAC、FPGA、SERDES和LO提供時(shí)鐘，輸入時(shí)鐘為需要抖動(dòng)清除的恢復(fù)時(shí)鐘，F(xiàn)PGA時(shí)鐘需要在上電時(shí)就有輸出。具體時(shí)鐘輸入和輸出要求如下：

• 時(shí)鐘輸入：122.88MHz的恢復(fù)時(shí)鐘。
• 時(shí)鐘輸出：1個(gè)245.76MHz時(shí)鐘用于ADC；2個(gè)983.04MHz時(shí)鐘用于DAC；2個(gè)122.88MHz時(shí)鐘用于FPGA；1個(gè)122.88MHz時(shí)鐘用于SERDES。

3.2 設(shè)計(jì)步驟

1. 設(shè)備選擇：根據(jù)所需輸出頻率確定所需的VCO頻率，所選設(shè)備必須能夠產(chǎn)生可分頻至所需輸出頻率的VCO頻率?？衫?a href="http://www.brongaenegriffin.com/tags/德州儀器/" target="_blank">德州儀器提供的時(shí)鐘設(shè)計(jì)工具，考慮特定設(shè)備的VCO頻率范圍，輔助進(jìn)行設(shè)備選擇。
2. 設(shè)備配置
   • PLL環(huán)路濾波器設(shè)計(jì)：聯(lián)系德州儀器，根據(jù)具體應(yīng)用要求獲取優(yōu)化的環(huán)路濾波器設(shè)置。
   • 時(shí)鐘輸出分配：在選擇最終時(shí)鐘輸出位置時(shí)，需考慮每個(gè)時(shí)鐘輸出之間以及與其他PLL電路的接近程度。建議將相同頻率的時(shí)鐘分組，對(duì)于需要低近端相位噪聲的時(shí)鐘目標(biāo)，優(yōu)先使用基于VCXO的PLL1輸出（如OSCout/OSCout*）；對(duì)于需要出色噪聲基底性能的時(shí)鐘目標(biāo)，選擇由內(nèi)部LC-VCO驅(qū)動(dòng)的輸出（如用于ADC或DAC的輸出）。
   • 計(jì)算LCM：在本例中，計(jì)算LCM(245.76MHz, 983.04MHz, 122.88MHz) = 983.04MHz，而LMK04610的有效VCO頻率為5898.24MHz = 6 × 983.04MHz，因此該設(shè)備可用于產(chǎn)生這些輸出頻率。
3. 設(shè)備編程：使用TICS Pro EVM編程軟件將設(shè)備設(shè)置為所需配置，然后導(dǎo)出適合應(yīng)用使用的十六進(jìn)制寄存器映射。同時(shí)，還可使用WEBENCH Clock Architect Tool，輸入所需頻率和格式，篩選出使用LMK04610的解決方案。

3.3 注意事項(xiàng)

• 電源連接：所有(V_{CC})引腳必須始終連接，建議使用低噪聲LDO和DC - DC轉(zhuǎn)換器，如文檔中推薦的電源連接方式。
• 引腳使用：未使用的時(shí)鐘輸出應(yīng)保持懸空并斷電；未使用的時(shí)鐘輸入可以懸空。
• 布局設(shè)計(jì)：考慮到器件的功耗較高，需要注意熱管理。器件封裝的暴露焊盤是主要的散熱路徑，應(yīng)將其焊接到PCB上的接地層，同時(shí)在PCB的封裝 footprint內(nèi)添加熱焊盤和多個(gè)過孔以增強(qiáng)散熱。CLKin和OSCin的差分輸入應(yīng)緊密耦合布線，單端輸入應(yīng)與其他RF走線保持至少3倍走線寬度的距離；CLKout的差分信號(hào)也應(yīng)緊密耦合，根據(jù)輸出類型設(shè)計(jì)合適的走線阻抗和端接。

四、總結(jié)

LMK04610憑借其卓越的低噪聲性能、靈活的配置選項(xiàng)和豐富的功能特性，成為了眾多電子系統(tǒng)中時(shí)鐘處理的理想選擇。無論是在無線通信、數(shù)據(jù)采集還是測(cè)試測(cè)量等領(lǐng)域，都能為系統(tǒng)提供穩(wěn)定、精準(zhǔn)的時(shí)鐘信號(hào)。在實(shí)際應(yīng)用設(shè)計(jì)中，我們需要深入理解其技術(shù)細(xì)節(jié)，按照合理的設(shè)計(jì)步驟進(jìn)行操作，并注意布局和電源等方面的問題，以充分發(fā)揮其性能優(yōu)勢(shì)，為我們的電子設(shè)計(jì)帶來更可靠的保障。

希望通過本文的分享，能讓大家對(duì)LMK04610有更深入的了解，在實(shí)際工作中能夠更加得心應(yīng)手地運(yùn)用這款優(yōu)秀的器件。大家在使用過程中有任何問題或經(jīng)驗(yàn)，歡迎在評(píng)論區(qū)留言交流！