作為半導(dǎo)體器件的潛在致命隱患，Latch Up（閂鎖效應(yīng)）一直是電子行業(yè)可靠性測(cè)試的重點(diǎn)。今天，SGS帶你深入揭秘這個(gè)“隱形殺手”，并詳解國(guó)際權(quán)威標(biāo)準(zhǔn)JEDEC JESD78F.02如何通過科學(xué)的測(cè)試方法，為芯片安全筑起堅(jiān)固防線。

閂鎖效應(yīng)（Latch Up）：芯片內(nèi)部的“雪崩”

Latch Up是指集成電路在異常電壓或電流觸發(fā)下，內(nèi)部寄生結(jié)構(gòu)（如晶閘管PNPN、雙極晶體管BJT或ESD保護(hù)元件）被激活，形成持續(xù)低阻抗路徑，導(dǎo)致異常大電流（可達(dá)數(shù)百毫安）從電源流向地。即使觸發(fā)條件移除，電流仍持續(xù)，直至器件過熱或物理損壞。

典型觸發(fā)場(chǎng)景：

●信號(hào)引腳注入過流/過壓（如靜電放電、電源浪涌）；

●電源引腳電壓瞬變超過器件耐受極限；

●高溫環(huán)境下寄生結(jié)構(gòu)閾值降低（如結(jié)溫接近最大工作溫度Tjmax）。

危害有多嚴(yán)重？

●物理損壞：硅片熔融、金屬互連熔斷、封裝材料熱損傷（EIPD，電誘導(dǎo)物理損壞）；

●系統(tǒng)級(jí)故障：引發(fā)設(shè)備死機(jī)、數(shù)據(jù)丟失，甚至引發(fā)汽車電子、醫(yī)療設(shè)備等關(guān)鍵領(lǐng)域的安全事故；

●可靠性風(fēng)險(xiǎn)：導(dǎo)致 “無故障發(fā)現(xiàn)（NTF）” 問題，增加售后維修成本和品牌聲譽(yù)損失。

破解之道——

JEDEC JESD78F.02標(biāo)準(zhǔn)的兩大核心測(cè)試

為了有效評(píng)估芯片抗Latch Up的能力，JEDEC制定了全球通用的測(cè)試標(biāo)準(zhǔn)JESD78F.02。該標(biāo)準(zhǔn)定義了兩種核心測(cè)試方法，覆蓋芯片所有引腳類型，模擬真實(shí)應(yīng)用中的極端應(yīng)力場(chǎng)景。

01信號(hào)引腳測(cè)試（Signal Pin Test）

目標(biāo)：驗(yàn)證信號(hào)引腳（輸入/輸出/雙向引腳）對(duì)過流 / 過壓的免疫能力。

●I-Test（電流注入法）：

強(qiáng)制注入正/負(fù)電流脈沖 (如±100mA)，同時(shí)限制電壓在1.5×VmaxOP和MSV（最大應(yīng)力電壓）中的較小值以下，避免非閂鎖損傷。

●E-Test（電壓注入法）：

施加正/負(fù)電壓脈沖 (如1.5×VmaxOP)，限制電流在預(yù)設(shè)閾值（如100mA），適用于高阻抗輸入或低電壓器件。

測(cè)試流程：

1.引腳分組（輸入/輸出），預(yù)處理至邏輯高/低狀態(tài)（VmaxOP/VminOP）；

2.施加脈沖；

3.監(jiān)測(cè)電源電流，達(dá)到以下條件則判定閂鎖觸發(fā)：

a.測(cè)試后電流值超出測(cè)試前電流值10mA；

b.測(cè)試后電流值超過測(cè)試前電流值的1.4倍。

信號(hào)引腳測(cè)試流程圖

02電源引腳測(cè)試（Supply Test）

目標(biāo)：評(píng)估電源引腳對(duì)過電壓的耐受能力。

●方法：

對(duì)電源引腳施加1.5×VmaxSUP或MSV的電壓脈沖（哪個(gè)更低），同時(shí)限流設(shè)置為Ilimit=100mA+Inom（Inom為標(biāo)稱電流）或1.5倍Inom（哪個(gè)更高）。

●關(guān)鍵參數(shù)：

避免電源因過流崩潰，需設(shè)置合理電流限制，確保測(cè)試有效性。

測(cè)試流程：

1.上電：按照指定的上電順序給設(shè)備上電；

2.測(cè)量標(biāo)稱供電電流：在最大供電電壓VmaxSUP下測(cè)量每個(gè)供電引腳（或供電引腳組）的Isupply；

3.施加觸發(fā)電壓，并在此期間量測(cè)應(yīng)力電源（Stress Supply）的電流、電壓，以及相關(guān)電源引腳的電壓（Vsupply(s)）；

4.監(jiān)測(cè)電源電流，達(dá)到以下條件則判定閂鎖觸發(fā)：

a.測(cè)試后電流值超出測(cè)試前電流值10mA；

b.測(cè)試后電流值超過測(cè)試前電流值的1.4倍。

電源引腳測(cè)試流程圖

為什么Latch Up測(cè)試是非做不可的 “防線”？

進(jìn)行符合JEDEC JESD78F.02標(biāo)準(zhǔn)的Latch Up測(cè)試，絕非可有可無，而是貫穿芯片研發(fā)、量產(chǎn)到市場(chǎng)準(zhǔn)入的核心環(huán)節(jié)。

01可靠性認(rèn)證的 “準(zhǔn)入門檻”

●等級(jí)劃分：

根據(jù)測(cè)試結(jié)果，器件可劃分為免疫等級(jí)A（高可靠性）或B（基礎(chǔ)等級(jí)），并標(biāo)注溫度分類（Class I/II，Class II需在Tjmax下測(cè)試）。

●行業(yè)合規(guī)：

滿足汽車電子（如AEC-Q100）、工業(yè)控制等領(lǐng)域?qū)ζ骷垢蓴_能力的強(qiáng)制要求。

Latch Up免疫等級(jí)劃分

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注：如有特殊需求，可以采取更嚴(yán)苛條件執(zhí)行測(cè)試。

02研發(fā)與量產(chǎn)的 “質(zhì)量防線”

●設(shè)計(jì)優(yōu)化：

在芯片研發(fā)階段定位寄生結(jié)構(gòu)缺陷，指導(dǎo)版圖優(yōu)化（如增加保護(hù)環(huán)、調(diào)整阱結(jié)構(gòu)）；

●量產(chǎn)管控：

通過抽樣測(cè)試（最小3件樣品）篩查工藝波動(dòng)導(dǎo)致的閂鎖風(fēng)險(xiǎn)，避免批量缺陷；

●失效分析：

結(jié)合脈沖源驗(yàn)證和熱成像技術(shù)，精準(zhǔn)定位失效引腳或結(jié)構(gòu)。

03成本與風(fēng)險(xiǎn)的 “平衡點(diǎn)”

●早期測(cè)試成本僅為現(xiàn)場(chǎng)失效維修成本的1/100，尤其對(duì)復(fù)雜SoC、功率器件等高價(jià)值產(chǎn)品至關(guān)重要；

●符合JEDEC標(biāo)準(zhǔn)的測(cè)試報(bào)告可直接用于客戶審核，縮短產(chǎn)品上市周期。

SGS專業(yè)服務(wù)：從標(biāo)準(zhǔn)到落地的全流程支持

作為國(guó)際公認(rèn)的測(cè)試、檢驗(yàn)和認(rèn)證機(jī)構(gòu)，SGS依據(jù)JEDEC JESD78F.02標(biāo)準(zhǔn)，可為你提供：

●定制化測(cè)試方案

針對(duì)特殊引腳設(shè)計(jì)專屬測(cè)試流程，規(guī)避誤判風(fēng)險(xiǎn)；

●高精度測(cè)試設(shè)備

配備帶溫度控制的閂鎖測(cè)試儀，支持寬溫域測(cè)試，滿足Class II嚴(yán)苛要求；

●權(quán)威合規(guī)報(bào)告

出具含免疫等級(jí)、溫度分類及失效分析的中英文報(bào)告，助力產(chǎn)品全球市場(chǎng)準(zhǔn)入。