ADC3668和ADC3669 （ADC366x） 是一款 16 位、250MSPS 和 500MSPS 雙通道模數(shù)轉(zhuǎn)換器 （ADC）。這些器件專為高信噪比 （SNR） 而設(shè)計(jì)，并提供 ?160dBFS/Hz （500MSPS） 的噪聲頻譜密度。

ADC366x 包括一個(gè)可選的四頻數(shù)字下變頻器 （DDC），支持寬帶抽取 2 到窄帶抽取 32768。DDC 使用 48 位 NCO，支持相位相干和相位連續(xù)跳頻。
*附件：adc3669.pdf

ADC366x 配備了靈活的 LVDS 接口。在抽取旁路模式下，該器件使用 16 位寬并行 DDR LVDS 接口。使用抽取時(shí)，輸出數(shù)據(jù)使用串行LVDS接口傳輸，隨著抽取的增加，所需的通道數(shù)量減少。對(duì)于高抽取比，輸出分辨率可以提高到32位。

高能效ADC架構(gòu)在500MSPS時(shí)功耗為300mW/ch，并以較低的采樣率（250MSPS時(shí)為250mW/ch）提供功率縮放。

特性

• 16位、雙通道250和500MSPS ADC
• 噪聲頻譜密度：-160.4dBFS/Hz
• 熱噪聲：76.4dBFS
• 單核（非交錯(cuò)）ADC架構(gòu)
• 光圈抖動(dòng)：75fs
• 緩沖模擬輸入
  • 可編程 100Ω 和 200Ω 端接
• 輸入滿量程：2VPP
• 全功率輸入帶寬 （-3dB）：1.4GHz
• 頻譜性能（fIN = 70MHz，-1dBFS）：
  • 信噪比：75.6dBFS
  • SFDR HD2,3：80dBc
  • SFDR 最差雜散：94dBFS
• INL：±2 LSB（典型值）
• DNL：±0.5 LSB（典型值）
• 數(shù)字下變頻器 （DDC）
  • 多達(dá)四個(gè)獨(dú)立的 DDC
  • 復(fù)雜而真實(shí)的抽取
  • 抽?。?2、/4 到 /32768 抽取
  • 48 位 NCO 相位相干跳頻
• DDR/串行LVDS接口
  • 用于 DDC 旁路的 16 位并行 DDR LVDS
  • 用于抽取的串行LVDS
  • 32 位輸出選項(xiàng)，用于高抽取
• 功耗：300mW/通道（500MSPS）

參數(shù)

方框圖

一、核心特性與器件差異

1. 共性核心特性

• 采樣與帶寬能力 ：雙獨(dú)立通道同步采樣，全功率輸入帶寬達(dá) 1.4GHz（-3dB），支持 100Ω/200Ω 可編程差分輸入端接；輸入滿量程（FS）固定為 2Vpp，共模電壓（VCM）1.4V，支持 AC/DC 耦合輸入。
• 精度與動(dòng)態(tài)性能 ：16 位分辨率（無(wú)失碼），差分非線性（DNL）典型值 ±0.5LSB，積分非線性（INL）典型值 ±2LSB；動(dòng)態(tài)性能優(yōu)異，ADC3669（500MSPS）噪聲譜密度（NSD）典型值 -160.4dBFS/Hz，信噪比（SNR）典型值 75.6dBFS，總諧波失真（THD）典型值 -80dBc（HD2/HD3），無(wú)雜散動(dòng)態(tài)范圍（SFDR，排除 HD2/HD3）典型值 94dBFS。
• 數(shù)字下變頻（DDC） ：集成 4 個(gè)獨(dú)立 DDC，支持實(shí)信號(hào) / 復(fù)信號(hào)下變頻，抽取比可配置為 2~32768；配備 48 位數(shù)控振蕩器（NCO），支持相位連續(xù)與無(wú)限相位相干跳頻，滿足動(dòng)態(tài)頻率調(diào)整需求。
• 靈活數(shù)據(jù)接口 ：支持兩種 LVDS 輸出模式，DDC 旁路時(shí)為 16 位并行 DDR LVDS（雙沿采樣），使能抽取時(shí)自動(dòng)切換為串行 LVDS（SLVDS），減少輸出通道數(shù)；支持 16 位 / 32 位輸出分辨率（高抽取比時(shí)推薦 32 位以避免量化噪聲損失）。
• 低延遲與功耗優(yōu)化 ：支持低延遲模式（繞過(guò)數(shù)字誤差校正， latency 僅 9 個(gè)時(shí)鐘周期），適配控制環(huán)路等低延遲場(chǎng)景；功耗可隨采樣率縮放，ADC3669 500MSPS 時(shí)每通道功耗 300mW，ADC3668 250MSPS 時(shí)每通道功耗 250mW，全局掉電模式功耗僅 30mW。
• 可靠性與同步能力 ：ESD 防護(hù)達(dá)人體放電模式（HBM）1500V、帶電器件模式（CDM）750V；支持多芯片同步（SYSREF 信號(hào)），內(nèi)置 SYSREF 監(jiān)測(cè)電路，可檢測(cè)時(shí)鐘與同步信號(hào)的時(shí)序偏差，確保多器件采樣一致性。

2. 器件差異（ADC3668 vs ADC3669）

二、封裝與引腳

1. 封裝規(guī)格

• 均采用 9mm×9mm 64 引腳 VQFN（RTD 封裝），內(nèi)置裸露熱焊盤（需接地以優(yōu)化散熱，熱阻參數(shù)：結(jié)到環(huán)境 RθJA=22.3°C/W，結(jié)到板 RθJB=7.4°C/W），工作溫度范圍 -40°C 至 105°C（環(huán)境溫度）、結(jié)溫最高 115°C，MSL 等級(jí) 3（260°C 峰值回流焊，168 小時(shí)濕度敏感等級(jí)）。

2. 關(guān)鍵引腳功能

三、電氣規(guī)格與工作條件

1. 電源要求

2. 關(guān)鍵電氣參數(shù)（典型值，TA=25°C，AVDD18=1.8V，AVDD12=1.2V）

• 輸入特性 ：輸入阻抗（差分 100MHz 時(shí)）100Ω，輸入電容 3.3pF；過(guò)壓防護(hù)：模擬輸入峰值功率 10dBm（100Ω 端接時(shí)）。
• 時(shí)鐘特性 ：采樣時(shí)鐘占空比 35%65%，差分輸入電壓（V_ID）0.52.4Vpp；孔徑延遲（tAD）200ps，孔徑抖動(dòng)（tA）75fs（典型值），碼誤差率（CER）低至 1e-10（500MSPS 時(shí)誤差＞64 碼）。
• 功耗 ：ADC3668（250MSPS）AVDD18 電流 115mA、AVDD12 電流 65mA；ADC3669（500MSPS）AVDD18 電流 126mA、AVDD12 電流 98mA；掉電模式下總功耗 30mW（典型值）。

四、核心功能與工作模式

1. 模擬前端與采樣

• 輸入端接與耦合 ：模擬輸入內(nèi)置 100Ω/200Ω 差分端接（通過(guò) 0x104 寄存器配置），支持 AC 耦合（串聯(lián) 0.1μF 電容）或 DC 耦合；推薦在輸入前端添加 RCR 網(wǎng)絡(luò)（如 10Ω 電阻 + 1pF 電容），優(yōu)化高頻信號(hào)（＞500MHz）采集時(shí)的 SNR 與 THD。
• 采樣時(shí)鐘設(shè)計(jì) ：采樣時(shí)鐘需低抖動(dòng)（建議＜75fs 集成抖動(dòng)），外部時(shí)鐘需 AC 耦合至 CLKP/CLKM，推薦使用 LMK04828 等低噪聲時(shí)鐘源；時(shí)鐘幅度影響動(dòng)態(tài)性能，500MSPS 時(shí)推薦時(shí)鐘幅度 1~2Vpp，可通過(guò)寄存器監(jiān)測(cè)時(shí)鐘相位 / 幅度噪聲。

2. 數(shù)字下變頻（DDC）與 NCO

• DDC 配置 ：支持 2~4 個(gè) DDC 獨(dú)立工作，抽取比可統(tǒng)一配置（0x169 寄存器）或獨(dú)立配置（0x167/168 寄存器），實(shí)信號(hào)抽取帶寬約 0.4×FS / 抽取比，復(fù)信號(hào)抽取帶寬約 0.8×FS / 抽取比；支持 “非對(duì)稱抽取”（不同 DDC 抽取比不同），低抽取比 DDC 輸出數(shù)據(jù)會(huì)重復(fù)以匹配高抽取比 DDC 速率。
• NCO 功能 ：48 位 NCO 支持頻率范圍 -FS/2+FS/2，相位分辨率 16 位；支持兩種跳頻模式：相位連續(xù)模式（頻率漸變，無(wú)相位突變）、無(wú)限相位相干模式（基于 SYSREF 同步，多次跳頻后相位可恢復(fù)初始狀態(tài)）；可通過(guò) 0x2000x2DF 寄存器配置 4 組 NCO 頻率，快速切換通道頻率。

3. 數(shù)據(jù)接口與輸出格式

• 并行 DDR LVDS（DDC 旁路） ：16 位數(shù)據(jù)并行輸出，通道 A 數(shù)據(jù)在 DCLK 上升沿傳輸，通道 B 數(shù)據(jù)在 DCLK 下降沿傳輸；支持?jǐn)?shù)據(jù)替換（DOUT0~DOUT2 可輸出過(guò)壓（OVR）、測(cè)試圖案或時(shí)間戳）。
• 串行 LVDS（SLVDS，抽取模式） ：根據(jù)抽取比自動(dòng)減少輸出通道數(shù)，幀時(shí)鐘（FCLK）由 DOUT0 輸出，標(biāo)記每幀數(shù)據(jù)起始；支持 16 位 / 32 位輸出分辨率（0x162 寄存器配置），32 位模式推薦用于抽取比≥16（實(shí)信號(hào)）/32（復(fù)信號(hào)），避免量化噪聲導(dǎo)致 SNR 損失。
• 測(cè)試圖案與數(shù)據(jù)加擾 ：內(nèi)置測(cè)試圖案發(fā)生器（0x14A 寄存器使能），支持斜坡、固定值、交替圖案等，用于驗(yàn)證接口完整性；可選數(shù)據(jù)加擾功能（XOR 偽隨機(jī)序列），減少長(zhǎng) 0/1 序列導(dǎo)致的 LVDS 時(shí)序偏差。

4. 特殊工作模式

• 低延遲模式 ：通過(guò) 0x165 寄存器使能，繞過(guò)數(shù)字誤差校正與 DDC， latency 降至 9 個(gè)時(shí)鐘周期，適用于控制環(huán)路等低延遲場(chǎng)景，但會(huì)導(dǎo)致 AC 性能輕微下降（如 SNR 降低 2~3dB）。
• 通道平均模式 ：將兩通道輸入信號(hào)數(shù)字化后內(nèi)部平均（(ChA+ChB)/2 或 (ChA-ChB)/2），可使非相關(guān)噪聲（如熱噪聲）改善 3dB，相關(guān)噪聲（如時(shí)鐘抖動(dòng)）無(wú)改善，需通過(guò) 0x163 寄存器配置 DDC 輸入源。
• 全局掉電模式 ：通過(guò) 0x101 寄存器或 GPIO 引腳觸發(fā)，掉電后寄存器配置保留，喚醒時(shí)間約 3ms（需等待內(nèi)部參考穩(wěn)定）。

五、寄存器配置

1. 寄存器 bank 核心功能

• Bank0（地址 0x25、0x100~0x104 等） ：全局控制，如復(fù)位（0x100）、全局掉電（0x101）、輸入端接（0x104）、SYSREF 檢測(cè)（0x140）。
• Bank1（地址 0x1620x169、0x2000x2DF 等） ：核心功能配置，如 DDC 模式（0x162/169）、NCO 頻率（0x200 0x2DF）、數(shù)據(jù)接口（0x110/116）、數(shù)字增益（0x15B/15C，支持 -6dB +6dB 調(diào)整）。
• Bank2（地址 0x146、0x14A 等） ：GPIO 配置（0x146）、測(cè)試圖案（0x14A）、LVDS 輸出復(fù)用（0x117~0x11E）。

2. 關(guān)鍵配置示例

六、應(yīng)用與設(shè)計(jì)建議

1. 典型應(yīng)用場(chǎng)景

• 寬帶頻譜分析儀 ：利用 1.4GHz 高帶寬與 DDC 下變頻，實(shí)現(xiàn)多頻段信號(hào)同時(shí)采集，配合 FPGA 實(shí)時(shí)信號(hào)處理；輸入前端需添加巴倫（如 Marki BAL-0009SMG）實(shí)現(xiàn)單端 - 差分轉(zhuǎn)換，推薦 AC 耦合。
• 軟件定義無(wú)線電（SDR） ：通過(guò) NCO 靈活調(diào)整接收頻率，復(fù)信號(hào)下變頻減少后續(xù)基帶處理帶寬，適配多標(biāo)準(zhǔn)通信（如 5G、WiFi）信號(hào)接收。
• 雷達(dá)信號(hào)采集 ：雙通道同步采樣支持 I/Q 信號(hào)采集，低孔徑抖動(dòng)（75fs）確保相位精度，滿足雷達(dá)測(cè)距、測(cè)速對(duì)相位一致性的需求。

2. 設(shè)計(jì)建議

• 電源設(shè)計(jì) ：模擬電源（AVDD12/AVDD18）需獨(dú)立供電，推薦 “開(kāi)關(guān)電源 + 低噪聲 LDO” 架構(gòu)（如 LMS3635 開(kāi)關(guān)電源 + TPS7A8400 LDO），每路電源引腳就近并聯(lián) 0.1μF 陶瓷電容 + 10μF 鉭電容去耦；模擬地與數(shù)字地單點(diǎn)連接（熱焊盤處），避免地彈噪聲。
• PCB 布局 ：模擬輸入（AINxP/AINxM、CLKP/CLKM）采用差分布線，長(zhǎng)度匹配誤差＜5mil，遠(yuǎn)離數(shù)字信號(hào)線；LVDS 輸出采用緊密耦合差分對(duì)（阻抗 100Ω），長(zhǎng)度匹配誤差＜10mil；熱焊盤通過(guò)多個(gè)過(guò)孔連接至地平面，優(yōu)化散熱。
• 時(shí)鐘與同步 ：多芯片同步時(shí)，SYSREF 與采樣時(shí)鐘需嚴(yán)格等長(zhǎng)布線（誤差＜10ps），通過(guò) 0x140 寄存器監(jiān)測(cè) SYSREF 與時(shí)鐘的時(shí)序偏差，確保同步精度；時(shí)鐘路徑添加帶通濾波器（如 500MHz 中心頻率），減少時(shí)鐘噪聲。