深度解析ADC3668/3669：高性能ADC的卓越之選

在電子設(shè)計領(lǐng)域，模擬到數(shù)字轉(zhuǎn)換器（ADC）的性能往往直接影響著整個系統(tǒng)的表現(xiàn)。今天，我們就來深入剖析一款備受關(guān)注的ADC產(chǎn)品——德州儀器（TI）的ADC3668和ADC3669。

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一、產(chǎn)品概述

ADC3668和ADC3669（統(tǒng)稱ADC366x）是16位、雙通道的ADC，采樣率分別可達(dá)250MSPS和500MSPS。這兩款產(chǎn)品專為實現(xiàn)高信噪比（SNR）而設(shè)計，噪聲頻譜密度低至 -160dBFS/Hz，在同類產(chǎn)品中表現(xiàn)卓越。其采用單核心（非交錯）ADC架構(gòu)，孔徑抖動僅為75fs，為高精度信號轉(zhuǎn)換提供了有力保障。

二、關(guān)鍵特性

2.1 模擬輸入特性

• 可編程輸入阻抗：模擬輸入具有內(nèi)部緩沖器，可將采樣電容的毛刺噪聲與外部輸入電路隔離開來。輸入阻抗可通過SPI寄存器編程設(shè)置為100Ω或200Ω的差分終端，輸入滿量程為2Vpp，共模電壓 (V_{CM}) 為1.4V。
• 寬輸入帶寬：全功率輸入帶寬（-3dB）達(dá)到1.4GHz，能夠處理高頻信號，適用于多種應(yīng)用場景。
• Nyquist區(qū)選擇：內(nèi)置數(shù)字誤差校正功能，可根據(jù)感興趣信號所在的Nyquist區(qū)進(jìn)行優(yōu)化。通過SPI寄存器選擇正確的輸入頻率范圍和Nyquist區(qū)，可實現(xiàn)最佳性能。
• 模擬前端設(shè)計建議：為優(yōu)化ADC的SNR和HD3性能，建議在模擬輸入前端添加RCR電路。當(dāng)輸入頻率低于或高于500MHz時，RCR電路的參數(shù)有所不同。若ADC由外部放大器驅(qū)動，則可能無需RCR電路。

2.2 采樣時鐘輸入

• 差分輸入設(shè)計：采樣時鐘輸入采用差分驅(qū)動方式，需外部交流耦合和終端匹配。ADC內(nèi)部提供共模電壓偏置，內(nèi)部采樣時鐘路徑設(shè)計旨在降低殘余相位噪聲。
• 時鐘噪聲特性：內(nèi)部殘余時鐘噪聲由相位噪聲和幅度噪聲兩部分組成。相位噪聲隨輸入頻率和采樣率變化，而幅度噪聲則保持相對穩(wěn)定。時鐘的幅度也會影響內(nèi)部殘余時鐘噪聲，因此在設(shè)計時需要選擇合適的時鐘幅度。

2.3 多芯片同步

• 不同模式下的同步方式：在DDC旁路模式下，設(shè)備本身具有確定性延遲，可通過匹配各設(shè)備的時鐘走線實現(xiàn)外部多芯片同步。同時，可使用SYSREF信號重置內(nèi)部RAMP測試模式。在DDC模式下，使用SYSREF信號將與抽取濾波器相關(guān)的內(nèi)部模塊（如時鐘分頻器、NCO相位等）重置為確定性狀態(tài)，并通過匹配時鐘和SYSREF信號走線實現(xiàn)外部多芯片同步。
• SYSREF監(jiān)控：設(shè)備內(nèi)部設(shè)有SYSREF監(jiān)控電路，用于檢測SYSREF信號在采樣瞬間附近的邏輯電平亞穩(wěn)態(tài)，以避免設(shè)備間的對齊誤差。該電路可檢測SYSREF邏輯狀態(tài)轉(zhuǎn)換是否在采樣時鐘上升沿的 -60ps至 +140ps范圍內(nèi)，并相應(yīng)地觸發(fā)SYSREF XOR標(biāo)志。

2.4 時間戳功能

ADC366x具備時間戳功能，可在DDC旁路模式下對模擬輸入的特定樣本進(jìn)行標(biāo)記。通過SPI使能該功能后，GPIO/SYSREF引腳的邏輯低到高轉(zhuǎn)換將在采樣時鐘的上升沿被記錄，并在DOUT0（LSB）通道輸出時間戳信號，但該信號與輸出數(shù)據(jù)的延遲不匹配。

2.5 過范圍指示

當(dāng)信號超出可表示的數(shù)字范圍（最大代碼）時，設(shè)備會觸發(fā)過范圍指示。過范圍輸出可通過寄存器配置，指示方式有兩種：一是通過GPIO引腳，每個通道可使用一個GPIO OVR引腳，或使用一個GPIO引腳將兩個ADC的OVR信號進(jìn)行OR運算；二是在LSB數(shù)據(jù)中，OVR信號可替代每個通道輸出數(shù)據(jù)的LSB。

2.6 外部電壓參考

為實現(xiàn)高精度和低溫度漂移，可通過GPIO1引腳為ADC提供外部1.2V電壓參考。建議在GPIO1和AGND引腳之間連接10μF和0.1μF的陶瓷旁路電容器，并盡量靠近引腳放置。

2.7 數(shù)字增益

設(shè)備為兩個通道都提供了可編程數(shù)字增益，可通過寄存器0x15B（CHA）和0x15C（CHB）進(jìn)行設(shè)置。8位寄存器字段包含7位數(shù)據(jù)和1位符號位（2的補(bǔ)碼），實際增益（dB）計算公式為：20 x log (1 + (7位增益 / 128))。

2.8 抽取濾波器

• 多通道配置：ADC366x最多可提供四個數(shù)字下變頻器（DDC），通過交叉點開關(guān)和SPI寄存器設(shè)置，可將任意DDC連接到任意ADC或2x AVG模塊的輸出。雙頻段模式（2個DDC）支持 /2 至 /32768的抽取，而4個DDC模式下最小抽取比為 /4。
• 不同抽取方式：支持實抽?。▎晤l段）和復(fù)抽取，實抽取的通帶約為40%，復(fù)抽取的通帶約為80%。抽取功能可通過設(shè)置SPI寄存器（0x169, D3 - D0）來啟用，默認(rèn)設(shè)置為實抽取，復(fù)抽取出通過寄存器 (0x162, D2) 啟用。
• 非均勻抽取比：DDC可被編程為具有不等的、獨立的抽取比，輸出數(shù)據(jù)速率基于抽取濾波器中最低的抽取比。抽取比高的DDC輸出樣本會在輸出數(shù)據(jù)流中相應(yīng)重復(fù)。
• 抽取濾波器響應(yīng)：復(fù)濾波器的通帶約為80%（-1dB），阻帶抑制至少為85dB。文檔中提供了不同抽取比下的濾波器響應(yīng)曲線，展示了濾波器的通帶、過渡帶和阻帶特性。
• 抽取濾波器配置：數(shù)字抽取濾波器的操作可通過寄存器0x163至0x169控制，NCO頻率映射到寄存器0x200至0x2DF。通過一系列寄存器設(shè)置，可配置DDC以實現(xiàn)不同的工作模式，如固定NCO頻率或慢變化NCO頻率的靜態(tài)工作模式。

2.9 數(shù)字接口

• DDR LVDS接口：在DDC旁路模式下，使用16位寬的DDR LVDS接口輸出數(shù)據(jù)，利用輸出時鐘的上升沿和下降沿進(jìn)行傳輸。輸出數(shù)據(jù)的ChA/ChB通道的DOUT0/1/2可被過范圍輸出OVR、PRBS位或時間戳信號替代，具體配置可通過寄存器實現(xiàn)。
• 串行LVDS（SLVDS）接口：在使用實抽取或復(fù)抽取時，輸出數(shù)據(jù)被序列化并通過較少的LVDS發(fā)射器傳輸。幀時鐘（FCLK）標(biāo)記樣本的開始和結(jié)束，數(shù)據(jù)位在數(shù)據(jù)時鐘（DCLK）的上升沿和下降沿輸出。輸出接口映射默認(rèn)從DOUT15開始，輸出通道數(shù)量和數(shù)據(jù)速率可根據(jù)相關(guān)參數(shù)計算。
• 輸出數(shù)據(jù)格式和分辨率：輸出數(shù)據(jù)格式可通過SPI寄存器設(shè)置為二進(jìn)制補(bǔ)碼（默認(rèn)）或偏移二進(jìn)制格式。ADC366x支持16位和32位輸出分辨率，對于較高的抽取比（實抽取 /16 或更高、復(fù)抽取 /32 或更高），建議使用32位輸出分辨率以避免因量化噪聲限制導(dǎo)致的SNR下降。
• 輸出擾碼器和MUX：設(shè)備包含一個可選的輸出擾碼器，內(nèi)部PRBS生成器生成的PRBS模式與每個數(shù)據(jù)位進(jìn)行XOR運算，擾碼后的數(shù)據(jù)通過并行或串行LVDS傳輸，同時PRBS位可替代輸出數(shù)據(jù)的LSB、LSB - 1或LSB - 2。LVDS輸出接口還包括一個輸出MUX，可將任何內(nèi)部數(shù)字通道重新路由到任何LVDS輸出通道，提供通道映射的靈活性，可用于鏈路冗余或修復(fù)。
• 測試模式：設(shè)備內(nèi)置測試模式發(fā)生器，用于簡化LVDS輸出的調(diào)試和校準(zhǔn)。啟用測試模式發(fā)生器后，會替代當(dāng)前所有輸出數(shù)據(jù)樣本，測試模式對所有通道相同，可通過寄存器配置為不同的模式，如具有自定義步長的斜坡模式。

三、電氣特性

3.1 絕對最大額定值和ESD等級

文檔給出了ADC366x在不同工作條件下的絕對最大額定值，包括電源電壓范圍、輸入引腳電壓范圍、峰值RF輸入功率、結(jié)溫、存儲溫度等。同時，還給出了ESD等級，包括人體模型（HBM）和帶電器件模型（CDM）的ESD耐受電壓。

3.2 推薦工作條件和熱信息

列出了推薦的工作條件，包括電源電壓、工作環(huán)境溫度、工作結(jié)溫等。熱信息部分給出了各項熱指標(biāo)，如結(jié)到環(huán)境的熱阻、結(jié)到頂部的熱阻、結(jié)到電路板的熱阻等，為散熱設(shè)計提供了重要參考。

3.3 電氣特性 - 功耗、直流和交流規(guī)格

詳細(xì)給出了不同采樣率下的功耗、直流規(guī)格和交流規(guī)格。功耗方面，展示了不同電源電壓下的供電電流和功耗，以及全局?jǐn)嚯娔Ｊ较碌墓?。直流?guī)格包括無缺失碼、差分非線性（DNL）、積分非線性（INL）、失調(diào)誤差、失調(diào)漂移、增益誤差、增益漂移等。交流規(guī)格包括噪聲頻譜密度、噪聲系數(shù)、信噪比（SNR）、信號與噪聲和失真比（SINAD）、有效位數(shù)（ENOB）、總諧波失真（THD）、二次諧波失真（HD2）、三次諧波失真（HD3）、無雜散動態(tài)范圍（SFDR）、雙音互調(diào)失真（IMD3）等。

3.4 典型特性曲線

提供了大量的典型特性曲線，展示了ADC3668和ADC3669在不同工作條件下的性能表現(xiàn)。這些曲線包括不同輸入頻率下的頻譜、AC性能與輸入頻率、采樣率、時鐘占空比、電源電壓、共模電壓、環(huán)境溫度等參數(shù)的關(guān)系，以及DNL、INL、直流偏移直方圖、脈沖響應(yīng)等特性。

四、應(yīng)用與實現(xiàn)

4.1 應(yīng)用領(lǐng)域

ADC366x適用于多種應(yīng)用領(lǐng)域，包括雷達(dá)、頻域數(shù)字化儀、頻譜分析儀、測試和通信設(shè)備以及軟件定義無線電（SDR）等。

4.2 典型應(yīng)用 - 寬帶頻譜分析儀

詳細(xì)介紹了寬帶頻譜分析儀的典型配置，包括輸入信號路徑、時鐘設(shè)計和詳細(xì)的設(shè)計步驟。輸入信號路徑需要使用適當(dāng)?shù)膸逓V波器來抑制不需要的頻率，使用平衡變壓器將單端RF輸入轉(zhuǎn)換為差分輸入，并進(jìn)行交流耦合。時鐘輸入必須進(jìn)行交流耦合，時鐘源應(yīng)具有低抖動，可使用帶通濾波器去除部分寬帶時鐘噪聲。在多通道系統(tǒng)中，SYSREF信號可使用LMK04828或LMK04832設(shè)備生成。

4.3 詳細(xì)設(shè)計步驟

• 采樣時鐘：為了最大化ADC的SNR性能，需要一個低抖動（< 75fs）的采樣時鐘。文檔展示了SNR與輸入頻率、外部時鐘抖動和時鐘幅度的關(guān)系曲線，同時說明了在使用平均和/或抽取時，需要先估計單個ADC核心的SNR，再考慮內(nèi)部平均和/或抽取帶來的SNR改善。
• 初始化設(shè)置：上電后，需要通過在RESET引腳施加高脈沖來對內(nèi)部寄存器進(jìn)行硬件復(fù)位，將其初始化為默認(rèn)值。文檔給出了詳細(xì)的上電時序和寄存器初始化步驟，以及在需要時使用SPI對內(nèi)部寄存器進(jìn)行編程的方法。

4.4 電源供應(yīng)建議和布局

• 電源供應(yīng)：ADC需要四種不同的電源供應(yīng)，AVDD18和AVDD12為內(nèi)部模擬和時鐘電路供電，DVDD18和DVDD12為數(shù)字邏輯和LVDS數(shù)字接口供電。電源序列需要按照特定順序進(jìn)行，并且電源需要低噪聲以實現(xiàn)數(shù)據(jù)手冊中的性能。建議使用高效降壓開關(guān)穩(wěn)壓器和低噪聲LDO進(jìn)行兩級穩(wěn)壓，同時在引腳附近放置去耦電容。
• 布局：在電路板設(shè)計中，對于模擬輸入和時鐘信號、數(shù)字LVDS輸出接口以及電源和接地連接有特定的布局要求。模擬輸入和時鐘信號的走線應(yīng)盡量短，避免過孔，采用松散耦合的100Ω差分走線，并盡量匹配差分走線長度。數(shù)字LVDS輸出接口應(yīng)采用緊密耦合的100Ω差分走線。電源和接地連接應(yīng)提供低電阻路徑，使用電源和接地平面，避免窄的、孤立的路徑。

五、總結(jié)

ADC3668和ADC3669憑借其卓越的性能、豐富的功能和靈活的配置，為電子工程師在設(shè)計高性能數(shù)據(jù)采集系統(tǒng)時提供了一個強(qiáng)大的選擇。無論是在雷達(dá)、通信、測試測量還是其他領(lǐng)域，這兩款A(yù)DC都有望發(fā)揮重要作用。在實際應(yīng)用中，工程師需要根據(jù)具體需求，合理設(shè)計輸入電路、時鐘電路、電源電路和布局，以充分發(fā)揮ADC的性能優(yōu)勢。同時，通過對文檔中提供的各種數(shù)據(jù)和曲線的分析，工程師可以更好地理解ADC的工作特性，為系統(tǒng)設(shè)計提供有力支持。大家在使用過程中有遇到什么問題，或者有更好的應(yīng)用經(jīng)驗，歡迎在評論區(qū)分享交流。