ADSP - 21467/ADSP - 21469 SHARC處理器：高性能音頻處理的理想之選

引言

在當(dāng)今的電子領(lǐng)域，高性能音頻處理需求日益增長。ADSP - 21467/ADSP - 21469 SHARC處理器憑借其卓越的性能和豐富的功能，成為了眾多工程師在音頻處理項(xiàng)目中的首選。本文將深入介紹這款處理器的特點(diǎn)、架構(gòu)、性能以及相關(guān)設(shè)計(jì)要點(diǎn)，希望能為電子工程師們?cè)趯?shí)際應(yīng)用中提供有價(jià)值的參考。

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處理器概述

ADSP - 21467/ADSP - 21469是SIMD SHARC系列DSP的成員，采用了ADI的超級(jí)哈佛架構(gòu)。它與ADSP - 2126x、ADSP - 2136x等多種DSP在源代碼上兼容，并且在SISD模式下與第一代ADSP - 2106x SHARC處理器也具有兼容性。這款32位/40位浮點(diǎn)處理器專為高性能音頻應(yīng)用而優(yōu)化，擁有5 Mbits的片上SRAM、多個(gè)內(nèi)部總線以消除I/O瓶頸，以及創(chuàng)新的數(shù)字應(yīng)用/外設(shè)接口（DAI/DPI）。

性能基準(zhǔn)

從這些數(shù)據(jù)可以看出，該處理器在音頻處理相關(guān)的算法中表現(xiàn)出色，能夠滿足高性能音頻處理的需求。

產(chǎn)品特性

這些特性使得處理器在音頻處理、醫(yī)療成像、通信等多個(gè)領(lǐng)域都有廣泛的應(yīng)用前景。

核心架構(gòu)

SIMD計(jì)算引擎

處理器包含兩個(gè)計(jì)算處理單元，作為單指令多數(shù)據(jù)（SIMD）引擎運(yùn)行。PEX始終處于活動(dòng)狀態(tài)，PEY可通過設(shè)置MODE1寄存器中的PEYEN模式位來啟用。在SIMD模式下，兩個(gè)處理單元執(zhí)行相同的指令，但處理不同的數(shù)據(jù)，這種架構(gòu)在執(zhí)行數(shù)學(xué)密集型DSP算法時(shí)非常高效。同時(shí)，進(jìn)入SIMD模式會(huì)使內(nèi)存與處理單元之間的數(shù)據(jù)帶寬翻倍，以滿足計(jì)算需求。

獨(dú)立并行計(jì)算單元

每個(gè)處理單元內(nèi)都有一組計(jì)算單元，包括算術(shù)邏輯單元（ALU）、乘法器和移位器。這些單元在單個(gè)周期內(nèi)完成所有操作，并且三個(gè)單元并行排列，最大限度地提高了計(jì)算吞吐量。在SIMD模式下，并行的ALU和乘法器操作會(huì)在兩個(gè)處理單元中同時(shí)發(fā)生。這些計(jì)算單元支持IEEE 32位單精度浮點(diǎn)、40位擴(kuò)展精度浮點(diǎn)和32位定點(diǎn)數(shù)據(jù)格式。

定時(shí)器

核心定時(shí)器可以生成周期性軟件中斷，并且可以配置為使用FLAG3作為定時(shí)器過期信號(hào)。

數(shù)據(jù)寄存器文件

每個(gè)處理單元都包含一個(gè)通用數(shù)據(jù)寄存器文件，用于在計(jì)算單元和數(shù)據(jù)總線之間傳輸數(shù)據(jù)，并存儲(chǔ)中間結(jié)果。這些10端口、32寄存器（16個(gè)主寄存器，16個(gè)輔助寄存器）的寄存器文件與處理器的增強(qiáng)哈佛架構(gòu)相結(jié)合，允許計(jì)算單元和內(nèi)部內(nèi)存之間無限制的數(shù)據(jù)流動(dòng)。

上下文切換

處理器的許多寄存器都有輔助寄存器，可在中斷服務(wù)期間激活，以實(shí)現(xiàn)快速上下文切換。數(shù)據(jù)寄存器、DAG寄存器和乘法器結(jié)果寄存器都有輔助寄存器。主寄存器在復(fù)位時(shí)處于活動(dòng)狀態(tài)，輔助寄存器通過模式控制寄存器中的控制位激活。

通用寄存器

通用寄存器可用于通用任務(wù)。USTAT（4）寄存器允許對(duì)核心的所有系統(tǒng)寄存器（控制/狀態(tài)）進(jìn)行簡單的位操作（設(shè)置、清除、切換、測(cè)試、異或）。數(shù)據(jù)總線交換寄存器（PX）允許在64位PM數(shù)據(jù)總線和64位DM數(shù)據(jù)總線之間，或在40位寄存器文件和PM/DM數(shù)據(jù)總線之間傳遞數(shù)據(jù)。

單周期取指令和四個(gè)操作數(shù)

處理器采用增強(qiáng)的哈佛架構(gòu)，數(shù)據(jù)內(nèi)存（DM）總線傳輸數(shù)據(jù)，程序內(nèi)存（PM）總線傳輸指令和數(shù)據(jù)。通過獨(dú)立的程序和數(shù)據(jù)內(nèi)存總線以及片上指令緩存，處理器可以在單個(gè)周期內(nèi)同時(shí)獲取四個(gè)操作數(shù)（每個(gè)數(shù)據(jù)總線兩個(gè)）和一條指令（從緩存中）。

指令緩存

片上指令緩存支持三總線操作，用于獲取一條指令和四個(gè)數(shù)據(jù)值。緩存僅對(duì)與PM總線數(shù)據(jù)訪問沖突的指令進(jìn)行緩存，這允許核心循環(huán)操作（如數(shù)字濾波器乘法累加和FFT蝶形處理）以全速執(zhí)行。

數(shù)據(jù)地址生成器

兩個(gè)數(shù)據(jù)地址生成器（DAGs）用于間接尋址和在硬件中實(shí)現(xiàn)循環(huán)數(shù)據(jù)緩沖區(qū)。循環(huán)緩沖區(qū)允許高效編程延遲線和數(shù)字信號(hào)處理中所需的其他數(shù)據(jù)結(jié)構(gòu)，常用于數(shù)字濾波器和傅里葉變換。處理器的兩個(gè)DAGs包含足夠的寄存器，可創(chuàng)建多達(dá)32個(gè)循環(huán)緩沖區(qū)（16個(gè)主寄存器集，16個(gè)輔助寄存器集）。DAGs自動(dòng)處理地址指針回繞，減少開銷，提高性能，并簡化實(shí)現(xiàn)。

靈活的指令集

48位指令字可容納各種并行操作，便于簡潔編程。例如，處理器可以在兩個(gè)處理單元中有條件地執(zhí)行乘法、加法和減法，同時(shí)進(jìn)行分支并從內(nèi)存中獲取多達(dá)四個(gè)32位值，所有這些都在一條指令中完成。

可變指令集架構(gòu)（VISA）

除了支持以前SHARC處理器的標(biāo)準(zhǔn)48位指令外，處理器還支持16位和32位的新指令。這種可變指令集架構(gòu)（VISA）通過去除48位指令中的冗余/未使用位，創(chuàng)建更高效和緊湊的代碼。程序序列器支持從內(nèi)部和外部DDR2內(nèi)存中獲取這些16位和32位指令。

片上內(nèi)存

處理器包含5 Mbits的內(nèi)部RAM，每個(gè)塊可以配置為不同的代碼和數(shù)據(jù)存儲(chǔ)組合。內(nèi)存架構(gòu)與獨(dú)立的片上總線相結(jié)合，允許在單個(gè)周期內(nèi)從核心進(jìn)行兩次數(shù)據(jù)傳輸和從I/O處理器進(jìn)行一次數(shù)據(jù)傳輸。內(nèi)存可以配置為32位數(shù)據(jù)的最大160k字、16位數(shù)據(jù)的320k字、48位指令（或40位數(shù)據(jù)）的106.7k字，或不同字大小的組合，最多5 Mbits。

外設(shè)架構(gòu)

外部端口

外部端口接口支持通過核心和DMA訪問外部內(nèi)存。外部內(nèi)存地址空間分為四個(gè)銀行，任何銀行都可以編程為異步或同步內(nèi)存。外部端口由異步內(nèi)存接口、DDR2 DRAM控制器和仲裁邏輯組成。異步內(nèi)存接口支持與SRAM、Flash等設(shè)備通信，DDR2 DRAM控制器支持高達(dá)2 Gbits的外部內(nèi)存設(shè)備。

外部內(nèi)存

處理器的外部端口提供了與各種行業(yè)標(biāo)準(zhǔn)內(nèi)存設(shè)備的高性能、無膠水接口。通過獨(dú)立的內(nèi)部DDR2內(nèi)存控制器，可連接同步和/或異步內(nèi)存設(shè)備。16位DDR2 DRAM控制器連接到行業(yè)標(biāo)準(zhǔn)同步DRAM設(shè)備，8位異步內(nèi)存控制器用于連接各種內(nèi)存設(shè)備。四個(gè)內(nèi)存選擇引腳允許最多四個(gè)獨(dú)立設(shè)備共存，支持同步和異步設(shè)備類型的任意組合。

SIMD訪問外部內(nèi)存

DDR2控制器支持在64位EPD（外部端口數(shù)據(jù)總線）上進(jìn)行SIMD訪問，這允許在正常字空間（NW）中訪問PEy單元上的互補(bǔ)寄存器，提高了性能。

VISA和ISA訪問外部內(nèi)存

DDR2控制器還支持VISA代碼操作，減少了內(nèi)存負(fù)載，因?yàn)閂ISA指令被壓縮。此外，總線獲取減少，在最佳情況下，一次48位獲取包含三條有效指令。傳統(tǒng)ISA操作的代碼執(zhí)行也得到支持。

共享外部內(nèi)存

處理器支持與其他ADSP - 2146x處理器連接到公共共享外部DDR2內(nèi)存，以創(chuàng)建共享外部總線處理器系統(tǒng)。這包括分布式片上仲裁、固定和旋轉(zhuǎn)優(yōu)先級(jí)總線仲裁、總線超時(shí)邏輯和總線鎖定。

DDR2支持

處理器支持16位DDR2接口，最大頻率為核心時(shí)鐘的一半。支持從外部內(nèi)存執(zhí)行，支持高達(dá)2 Gbits的外部內(nèi)存設(shè)備。

異步內(nèi)存控制器

異步內(nèi)存控制器為多達(dá)四個(gè)獨(dú)立的內(nèi)存或I/O設(shè)備銀行提供可配置接口。每個(gè)銀行可以獨(dú)立編程不同的定時(shí)參數(shù)，允許連接到各種內(nèi)存設(shè)備，包括SRAM、Flash和EPROM，以及與標(biāo)準(zhǔn)內(nèi)存控制線接口的I/O設(shè)備。

外部端口吞吐量

基于400 MHz時(shí)鐘，外部端口的吞吐量為AMI 66M字節(jié)/秒，DDR2 800M字節(jié)/秒。

鏈接端口

兩個(gè)8位寬的鏈接端口可以連接到其他DSP或外設(shè)的鏈接端口。鏈接端口是雙向端口，具有八條數(shù)據(jù)線、一條確認(rèn)線和一條時(shí)鐘線，最大頻率為166 MHz。

媒體本地總線（MediaLB）

汽車模型具有MLB接口，允許處理器作為媒體本地總線設(shè)備運(yùn)行。它支持3引腳和5引腳媒體本地總線協(xié)議，支持高達(dá)1024 FS（49.25M位/秒，F(xiàn)S = 48.1 kHz）的速度和多達(dá)31個(gè)邏輯通道，每個(gè)媒體本地總線幀最多124字節(jié)的數(shù)據(jù)。

脈沖寬度調(diào)制（PWM）

PWM模塊是一個(gè)靈活的、可編程的PWM波形發(fā)生器，可用于生成各種與電機(jī)和發(fā)動(dòng)機(jī)控制或音頻功率控制相關(guān)的應(yīng)用所需的開關(guān)模式。PWM發(fā)生器可以生成中心對(duì)齊或邊緣對(duì)齊的PWM波形，并且可以在配對(duì)模式下生成兩個(gè)輸出的互補(bǔ)信號(hào)，或在非配對(duì)模式下生成獨(dú)立信號(hào)。

數(shù)字應(yīng)用接口（DAI）

數(shù)字應(yīng)用接口（DAI）允許將各種外設(shè)連接到任何DAI引腳（DAI_P20 - 1）。程序使用信號(hào)路由單元（SRU）進(jìn)行這些連接，SRU是一個(gè)矩陣路由單元（或多路復(fù)用器組），允許在軟件控制下互連DAI提供的外設(shè)。DAI包括串行端口、S/PDIF兼容數(shù)字音頻接收器/發(fā)射器、異步采樣率轉(zhuǎn)換器、輸入數(shù)據(jù)端口和精密時(shí)鐘發(fā)生器等外設(shè)。

數(shù)字外設(shè)接口（DPI）

數(shù)字外設(shè)接口提供與兩個(gè)串行外設(shè)接口（SPI）端口、一個(gè)通用異步接收器 - 發(fā)射器（UART）、12個(gè)標(biāo)志、一個(gè)2線接口（TWI）和兩個(gè)通用定時(shí)器的連接。

I/O處理器特性

汽車版本的I/O處理器提供67個(gè)DMA通道，標(biāo)準(zhǔn)版本提供36個(gè)DMA通道，以及一系列廣泛的外設(shè)，包括DMA控制器、IIR加速器、FFT加速器和FIR加速器等。

系統(tǒng)設(shè)計(jì)

程序引導(dǎo)

內(nèi)部內(nèi)存在系統(tǒng)上電時(shí)通過外部端口、鏈接端口、SPI主設(shè)備或SPI從設(shè)備從8位EPROM引導(dǎo)。引導(dǎo)模式由BOOTCFG2 - 0引腳確定。

電源供應(yīng)

處理器有獨(dú)立的內(nèi)部（(V{DD_INT})）、外部（(V{DD_EXT})）和模擬（(V{DD_A})）電源供應(yīng)連接。內(nèi)部和模擬電源必須滿足(V{DD_INT})規(guī)格，外部電源必須滿足(V{DD_EXT})規(guī)格。建議在PCB設(shè)計(jì)中為(V{DD_A})引腳使用外部濾波電路，以產(chǎn)生穩(wěn)定的時(shí)鐘。

目標(biāo)板JTAG仿真器連接器

ADI的JTAG仿真器使用處理器的IEEE 1149.1 JTAG測(cè)試訪問端口來監(jiān)控和控制目標(biāo)板處理器。仿真器可以在全處理器速度下進(jìn)行仿真，允許檢查和修改內(nèi)存、寄存器和處理器堆棧。

開發(fā)工具

ADI為其處理器提供了完整的軟件和硬件開發(fā)工具，包括集成開發(fā)環(huán)境（CrossCore? Embedded Studio和VisualDSP++?）、評(píng)估產(chǎn)品、仿真器和各種軟件插件。

集成開發(fā)環(huán)境（IDEs）

CrossCore Embedded Studio基于EclipseTM框架，支持大多數(shù)ADI處理器系列，是未來處理器（包括多核設(shè)備）的首選IDE。VisualDSP++支持在CrossCore Embedded Studio發(fā)布之前推出的處理器系列，包括ADI VDK實(shí)時(shí)操作系統(tǒng)和開源TCP/IP堆棧。

EZ - KIT Lite評(píng)估板

ADI提供各種EZ - KIT Lite評(píng)估板，包括處理器和關(guān)鍵外設(shè)，支持片上仿真功能和其他評(píng)估和開發(fā)功能。還有各種EZ - Extenders子卡，提供額外的專業(yè)功能，包括音頻和視頻處理。

軟件插件

ADI提供與CrossCore Embedded Studio無縫集成的軟件插件，以擴(kuò)展其功能并減少開發(fā)時(shí)間。插件包括評(píng)估硬件的板支持包、各種中間件包和算法模塊。

引腳功能描述

文檔詳細(xì)介紹了處理器的引腳功能和未使用引腳的端接規(guī)則。不同引腳在復(fù)位期間和之后有不同的狀態(tài)和功能，例如AMI_ADDR、AMI_DATA、FLAG等引腳在不同模式下有不同的用途。

規(guī)格參數(shù)

工作條件

處理器在不同頻率下有不同的電源電壓要求，如內(nèi)部（核心）電源電壓(V{DD_INT})、外部（I/O）電源電壓(V{DD_EXT})、模擬電源電壓(V_{DD_A})等。同時(shí)，對(duì)不同引腳的輸入輸出電壓、結(jié)溫等也有相應(yīng)的規(guī)格要求。

電氣特性

包括高電平輸出電壓、低電平輸出電壓、輸入電流、三態(tài)泄漏電流等參數(shù)，這些參數(shù)對(duì)于電路設(shè)計(jì)和性能評(píng)估非常重要。

總功耗

總功耗由內(nèi)部功耗和外部功耗組成。內(nèi)部功耗包括靜態(tài)電流和動(dòng)態(tài)電流，靜態(tài)電流與結(jié)溫和核心電壓有關(guān)，動(dòng)態(tài)電流與處理器的活動(dòng)水平有關(guān)，通過活動(dòng)縮放因子（ASF）來反映。

時(shí)序規(guī)格

文檔詳細(xì)給出了處理器的各種時(shí)序規(guī)格，包括核心時(shí)鐘要求、電源上電時(shí)序、時(shí)鐘輸入、中斷、定時(shí)器PWM_OUT周期時(shí)序、引腳到引腳直接路由、精密時(shí)鐘發(fā)生器、標(biāo)志、DDR2 SDRAM讀寫周期時(shí)序、AMI讀寫、共享內(nèi)存總線請(qǐng)求、鏈接端口、串行端口、并行數(shù)據(jù)采集端口、采樣率轉(zhuǎn)換器、S/PDIF發(fā)射器和接收器、SPI接口、媒體本地總線、UART端口和TWI等方面的時(shí)序要求。這些時(shí)序規(guī)格對(duì)于確保處理器與其他設(shè)備的兼容性和正常工作至關(guān)重要。

總結(jié)

ADSP - 21467/ADSP - 21469 SHARC處理器以其高性能的計(jì)算能力、豐富的外設(shè)接口和靈活的架構(gòu)，為電子工程師在音頻處理、醫(yī)療成像、通信等多個(gè)領(lǐng)域的設(shè)計(jì)提供了強(qiáng)大的支持。在實(shí)際應(yīng)用中，工程師需要根據(jù)具體需求合理選擇處理器型號(hào)，同時(shí)注意電源供應(yīng)、時(shí)序要求等設(shè)計(jì)要點(diǎn)，以充分發(fā)揮處理器的性能。希望本文能幫助工程師更好地了解和應(yīng)用這款處理器，為項(xiàng)目的成功實(shí)施提供助力。

你在使用這款處理器的過程中遇到過哪些挑戰(zhàn)呢？又有哪些獨(dú)特的應(yīng)用經(jīng)驗(yàn)可以分享？歡迎在評(píng)論區(qū)留言討論。