本章的實(shí)驗(yàn)任務(wù)是在 PL 端自定義一個(gè) AXI4 接口的 IP 核,通過 AXI_HP 接口對(duì) PS 端 DDR3 進(jìn)行讀寫測(cè)試,讀寫的內(nèi)存大小是 4K 字節(jié)。
發(fā)表于 11-24 09:19
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NVMe AXI4 Host Controller IP1介紹NVMe AXI4 Host Controller IP可以連接高速存儲(chǔ)PCI
發(fā)表于 11-14 22:40
發(fā)那科機(jī)器人通過EtherNet/IP主站與SPI嵌入式板卡聯(lián)動(dòng),實(shí)現(xiàn)遠(yuǎn)程控制SPI設(shè)備與數(shù)據(jù)采集,涵蓋硬件連接、IP配置、數(shù)據(jù)映射及通信驗(yàn)證,適用于機(jī)器人工作站集成SPI傳感器/執(zhí)行器的場(chǎng)景。
發(fā)表于 11-10 11:40
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VDMA端口信號(hào)
S_AXI_LITE:PS端可以通過AXI_LITE協(xié)議對(duì)IP核進(jìn)行控制;
S_AXIS_S2MM:視頻流(AXI STREAM)輸入到
發(fā)表于 10-28 06:14
1.BD設(shè)計(jì)
2.AXI DMA寄存器
編寫SDK代碼,需要根據(jù)xilinx的官方例程和dma ip使用手冊(cè)進(jìn)行寄存器的配置。
重要寄存器:
MM2S
S2MM
發(fā)表于 10-22 06:00
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發(fā)表于 09-09 16:19
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為了滿足用戶對(duì)SerDes日益增漲和多樣化的要求。智多晶SerDes IP推出了2.0版本的升級(jí),本次升級(jí)相比1.0版本主要帶來了以下的變化。
發(fā)表于 08-16 15:32
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珠海創(chuàng)飛芯科技有限公司在非易失性存儲(chǔ)技術(shù)領(lǐng)域再獲突破——基于40nm標(biāo)準(zhǔn)工藝平臺(tái)開發(fā)的eNT嵌入式eFlash IP已通過可靠性驗(yàn)證!這一成果進(jìn)一步展現(xiàn)了創(chuàng)飛芯科技有限公司在先進(jìn)工藝節(jié)點(diǎn)上的技術(shù)實(shí)力與工程化能力。
發(fā)表于 08-14 11:52
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2025年8月14日,一站式定制芯片及IP供應(yīng)商——燦芯半導(dǎo)體(上海)股份有限公司(燦芯股份,688691)宣布推出基于28HKC+ 0.9V/1.8V平臺(tái)的 PCIe 4.0 PHY IP 。該
發(fā)表于 08-14 10:24
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*本指南內(nèi)容涵蓋了在嵌入式設(shè)計(jì)中使用 MicroBlaze 處理器、含存儲(chǔ)器 IP 核的設(shè)計(jì)、IP integrator 中的復(fù)位和時(shí)鐘拓?fù)浣Y(jié)構(gòu)。獲取完整版《 MicroBlaze 處理器嵌入
發(fā)表于 07-28 10:43
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本文逐步演示了如何使用 AMD Vitis HLS 來創(chuàng)建一個(gè) HLS IP,通過 AXI4 接口從存儲(chǔ)器讀取數(shù)據(jù)、執(zhí)行簡(jiǎn)單的數(shù)學(xué)運(yùn)算,然后將數(shù)據(jù)寫回存儲(chǔ)器。接著會(huì)在 AMD Vivado Design Suite 設(shè)計(jì)中使用此 HLS
發(fā)表于 06-13 09:50
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廣泛應(yīng)用 。隨著時(shí)間的推移,AXI4的影響不斷擴(kuò)大。目前,由Xilinx提供的大部分IP接口都支持AXI4總線,使得系統(tǒng)中不同模塊之間的互連更加高效。這也讓基于這些IP的開發(fā)變得更加快
發(fā)表于 06-02 23:05
這是NVMe控制器IP設(shè)計(jì)系列博客之一,其他的見本博客或csdn搜用戶名:tiantianuser。相關(guān)視頻見B站用戶名:專注與守望。
接口轉(zhuǎn)換模塊負(fù)責(zé)完成AXI4接口與控制器內(nèi)部的自定義接口之間
發(fā)表于 05-10 14:33
Video In to AXI4-Stream IP核用于將視頻源(帶有同步信號(hào)的時(shí)鐘并行視頻數(shù)據(jù),即同步sync或消隱blank信號(hào)或者而后者皆有)轉(zhuǎn)換成AXI4-Stream接口形式,實(shí)現(xiàn)了接口轉(zhuǎn)換。該
發(fā)表于 04-03 09:28
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Xilinx官方也提供有一些DMA的IP,通過調(diào)用API函數(shù)能夠更加靈活地使用DMA。 1. AXI DMA的基本接口 axi dma IP的基本結(jié)構(gòu)如下,主要分為三個(gè)部分,分別是控制
發(fā)表于 01-06 11:13
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評(píng)論