在當今飛速發(fā)展的電子設計領域，高速化和小型化已經成為設計的必然趨勢。與此同時，信號頻率的提高、電路板的尺寸變小、布線密度加大、板層數(shù)增多而導致的層間厚度減小等因素，則會引起各種信號完整性問題。因此，在進行高速板級設計的時候就必須考慮到信號完整性問題，掌握信號完整性理論，進而指導和驗證高速PCB的設計。在所有的信號完整性問題中，串擾現(xiàn)象是非常普遍的。串擾可能出現(xiàn)在芯片內部，也可能出現(xiàn)在電路板、連接器、芯片封裝以及線纜上。本文將剖析在高速PCB板設計中信號串擾的產生原因，以及抑制和改善的方法。

串擾的產生

串擾是指信號在傳輸通道上傳輸時，因電磁耦合而對相鄰傳輸線產生的影響。過大的串擾可能引起電路的誤觸發(fā)，導致系統(tǒng)無法正常工作。

如圖1所示，變化的信號(如階躍信號)沿傳輸線由A到B傳播，傳輸線C到D上會產生耦合信號。當變化的信號恢復到穩(wěn)定的直流電平時，耦合信號也就不存在了。因此串擾僅發(fā)生在信號跳變的過程當中，并且信號變化得越快，產生的串擾也就越大。串擾可以分為容性耦合串擾(由于干擾源的電壓變化，在被干擾對象上引起感應電流從而導致電磁干擾)和感性耦合串擾(由于干擾源的電流變化，在被干擾對象上引起感應電壓從而導致電磁干擾)。其中，由耦合電容產生的串擾信號在受害網絡上可以分成前向串擾和反向串擾Sc，這兩個信號極性相同；由耦合電感產生的串擾信號也分成前向串擾和反向串擾Sl，這兩個信號極性相反。

互容和互感都與串擾有關，但需要區(qū)別考慮。當返回路徑是很寬的均勻平面時，如電路板上的大多數(shù)耦合傳輸線，容性耦合電流和感性耦合電流量大致相同。這時要精確地預測二者的串擾量。如果并行信號的介質是固定的，即帶狀線的情況，那么，耦合電感和電容引起的前向串擾大致相等，相互抵消，因此只要考慮反向串擾即可。如果并行信號的介質不是固定的，即微帶線的情況，耦合電感引起的前向串擾隨著并行長度的增大要大于耦合電容引起的前向串擾，因此內層并行信號的串擾要比表層并行信號的串擾小。

串擾的分析與抑制

高速PCB設計的整個過程包括了電路設計、芯片選擇、原理圖設計、PCB布局布線等步驟，設計時需要在不同的步驟里發(fā)現(xiàn)串擾并采取辦法來抑制它，以達到減小干擾的目的。

串擾的計算

串擾的計算是非常困難的，影響串擾信號幅度有3個主要因素：走線間的耦合程度、走線的間距和走線的端接。在前向和返回路徑上沿微帶線走線的電流分布如圖2所示。在走線和平面間(或走線和走線之間)的電流分布是共阻抗的，這將導致因電流擴散而產生的互耦，峰值電流密度位于走線的中心正下方并從走線的兩邊向地面快速衰減。

當走線與平面間的距離間隔很遠時，前向和返回路徑間的環(huán)路面積增加，使得與環(huán)路面積成比例的電路電感增加。下式描述了使前向和返回電流路徑構成的整個環(huán)路電感最小化的最優(yōu)電流分布。它所描述的電流也使存儲在信號走線周圍磁場內的總能量最小。

式中i(d)是信號電流密度，I0是總體電流，H是走線距地層的高度，D是距走線中心線的距離。

各種串擾結構的示意圖如圖3所示，因為位置的不同所以結果也有所不同。圖3a所示為同層傳輸線之間的情況，

串擾表示為被測噪聲電壓與驅動信號的比。常數(shù)K依賴于電流上升時間及干擾走線的長度，這個值總是小于1，在大多數(shù)情況下，近似取1。加大并行信號之間的間距或者減小信號與平面層之間的距離都有助于減小同層信號之間的串擾。 對于距離介質高度不同的微帶線，如圖3b所示，

對于處于不同層的帶狀線，如圖3c所示，使用對兩個參考層高度的并聯(lián)來決定，，然后再用上面的公式計算得到。由以上各式可看出，避免或最小化平行線間串擾的最好方法是最大化走線間隔或使走線更接近參考層。長時鐘信號和高速并行總線信號的布線應該遵循這一規(guī)則。?

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