從FPGA說起的深度學(xué)習(xí)：數(shù)據(jù)并行性
這是新的系列教程，在本教程中，我們將介紹使用 FPGA 實(shí)現(xiàn)深度學(xué)習(xí)的技術(shù)，深度學(xué)習(xí)是近年來人工智能....
簡單總結(jié)一下Verilog在設(shè)計(jì)時(shí)的不方便地方
Verilog始于20世紀(jì)80年代初，是一家名為Gateway Design Automation的....
Interface端口的概念介紹
SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出....
FPGA循環(huán)并行化應(yīng)用于先前任務(wù)并行化的推理內(nèi)核
此外，當(dāng)前內(nèi)核的外部內(nèi)存訪問效率低下，因此內(nèi)存訪問也是瓶頸。在這種狀態(tài)下，即使進(jìn)行循環(huán)并行化，內(nèi)存訪....
從FPGA說起的深度學(xué)習(xí)：任務(wù)并行性
這是新的系列教程，在本教程中，我們將介紹使用 FPGA 實(shí)現(xiàn)深度學(xué)習(xí)的技術(shù)，深度學(xué)習(xí)是近年來人工智能....
用Vitis HLS實(shí)現(xiàn)OpenCV仿真的方法
算法原理很簡單，我們先介紹均值濾波，因?yàn)榫€性濾波的基礎(chǔ)是均值濾波，中值濾波是在這個(gè)基礎(chǔ)上發(fā)展過來的。
基于FPGA的開源攝影機(jī)--Axiom Camera
AXIOM camera是由德國公司apertus°推出的一個(gè)模塊化、開源的攝像機(jī)系統(tǒng)。它由一個(gè)核心....
FPGA有哪些優(yōu)質(zhì)的帶源碼的IP開源網(wǎng)站?
Opencores是一個(gè)開源的數(shù)字電路設(shè)計(jì)社區(qū)，它提供了免費(fèi)的開源IP（知識(shí)產(chǎn)權(quán)）核心，讓工程師和愛....
FPGA PCIe加速卡開源硬件及例程介紹
基于Xilinx Artix-7系列FPGA芯片設(shè)計(jì)的M.2 M-Key FPGA加速卡，引出Art....
國產(chǎn)FPGA搭建圖像處理平臺(tái)
整體和lattice diamond界面類似，這里有個(gè)不舒服的地方就是文件沒有層級(jí)關(guān)系，需要綜合之后....
在FPGA設(shè)計(jì)中怎么應(yīng)用ChatGPT？
科技即生產(chǎn)力，最近，OpenAI 發(fā)布了 ChatGPT，在各大論壇和許多網(wǎng)站上受到了廣泛關(guān)注，Ch....
結(jié)合卷積層來創(chuàng)建一個(gè)完整的推理函數(shù)
首先輸入一張1x28x28的圖片，然后兩次通過Conv2d -> ReLU -> MaxPool2d....
編寫一個(gè)創(chuàng)建模塊dut實(shí)例的測(cè)試平臺(tái)
編寫一個(gè)創(chuàng)建模塊dut實(shí)例（具有任何實(shí)例名稱）的測(cè)試平臺(tái)，并創(chuàng)建一個(gè)時(shí)鐘信號(hào)來驅(qū)動(dòng)模塊的clk輸入。....
FPGA偽紅外圖像處理過程演示
紅外攝像機(jī)因?yàn)閷?duì)可見光不敏感，所以在一些特殊行業(yè)應(yīng)用越來越廣泛。
8位寬的2對(duì)1多路復(fù)用器不起作用修復(fù)錯(cuò)誤怎么解決呢？
注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網(wǎng)站會(huì)對(duì)比這兩個(gè)波形，一旦這兩者不匹配，....
在icestick板子上實(shí)現(xiàn)從FPGA到USB Host的數(shù)據(jù)傳輸
icestick 板載 USB 接口芯片 FT2232H 的端口 A 和端口 B 均與 FPGA i....
SystemVerilog構(gòu)建大型電路
構(gòu)建一個(gè)從 0 到 999（含）計(jì)數(shù)的計(jì)數(shù)器，周期為 1000 個(gè)周期。復(fù)位輸入是同步的，應(yīng)該將計(jì)數(shù)....
一種可將手語字母翻譯成帶顯示器書面字母的智能手套
在這個(gè)項(xiàng)目中，我們的主要目的是開發(fā)一款智能手套，幫助使用手語的人在日常生活中輕松交流。
從FPGA說起的深度學(xué)習(xí)
這是新的系列教程，在本教程中，我們將介紹使用 FPGA 實(shí)現(xiàn)深度學(xué)習(xí)的技術(shù)，深度學(xué)習(xí)是近年來人工智能....
從EDA工具的計(jì)算任務(wù)視角解析模擬IC
模擬IC是負(fù)責(zé)生產(chǎn)、放大和處理各類模擬信號(hào)的電路，工程師通過模擬電路把模擬信號(hào)放大縮小后，再全部記錄....
用C語言實(shí)現(xiàn)一個(gè)全連接層和激活函數(shù)ReLU
全連接層是將輸入向量X乘以權(quán)重矩陣W，然后加上偏置B的過程。下面轉(zhuǎn)載第二篇的圖，能按照這個(gè)圖計(jì)算就可....
合理高效地使用狀態(tài)機(jī)是數(shù)字電路中的重要技能
在許多（較舊的）串行通信協(xié)議中，每個(gè)數(shù)據(jù)字節(jié)都與一個(gè)起始位和一個(gè)停止位一起發(fā)送，以幫助接收器從位流中....
時(shí)序邏輯程序中推斷組合邏輯？
使用always_ff和在靈敏度列表中指定一個(gè)時(shí)鐘邊沿并不意味著過程中的所有邏輯都是時(shí)序邏輯。綜合編....
在FPGA上實(shí)現(xiàn)深度學(xué)習(xí)
MNIST 數(shù)據(jù)庫（http://yann.lecun.com/exdb/mnist/）是一個(gè)包含 ....
使用Vivado Block Design設(shè)計(jì)解決項(xiàng)目繼承性問題
使用Vivado Block Design設(shè)計(jì)解決了項(xiàng)目繼承性問題，但是還有個(gè)問題，不知道大家有沒有....
時(shí)序邏輯的時(shí)鐘到Q傳播和建立/保持時(shí)間
數(shù)字門級(jí)電路可分為兩大類：組合邏輯和時(shí)序邏輯。鎖存器是組合邏輯和時(shí)序邏輯的一個(gè)交叉點(diǎn)，在后面會(huì)作為單....
如何合理高效地使用狀態(tài)機(jī)呢？
今天還是更新狀態(tài)機(jī)，狀態(tài)機(jī)基本是整個(gè)HDL中的核心，合理、高效地使用狀態(tài)機(jī)，是數(shù)字電路中的重要技能。
使用AXI CDMA制作FPGA AI加速器通道
使用 AMD-Xilinx FPGA設(shè)計(jì)一個(gè)全連接DNN核心現(xiàn)在比較容易（Vitis AI），但是利....
工商網(wǎng)監(jiān)